集成电路晶体管器件和集成电路制造技术

本申请涉及集成电路晶体管器件和集成电路。一种竖直结型场效应晶体管(JFET)由半导体衬底所支撑，该半导体衬底包括在该半导体衬底之内的掺杂有第一导电类型掺杂物的源极区。掺杂有该第一导电类型掺杂物的半导体材料鳍具有与该源极区接触的第一端、并且进一步包括第二端以及在该第一端和该第二端之间的多个侧壁。漏极区由从该鳍的第二端生长的第一外延材料形成并且掺杂有该第一导电类型掺杂物。栅极结构由从该鳍的这些侧壁生长的第二外延材料形成并且掺杂有第二导电类型掺杂物。根据本申请的方案，可以提供配置和操作改善的集成电路晶体管器件和集成电路。

【技术实现步骤摘要】

本技术涉及集成电路并且具体地涉及使用具有竖直结的鳍制造的结型场效应晶体管(JFET)器件。
技术介绍
现有技术教导了利用一个或多个结型场效应晶体管(JFET)器件形成集成电路。该JFET器件包括在栅极导体下方形成的结。由充当栅极的结施加场，而不是如常规的MOSFET型器件那样使用绝缘栅极。电流在位于栅极下方的掺杂半导体区中的栅极区和漏极区之间流动。通过将电压施加到栅极导体，耗尽电荷的区在掺杂半导体区中形成，以夹断导电路径并限制电流的流动。由于缺乏可用的移动电荷，耗尽区表现为绝缘结构。常规的JFET器件针对在模拟设计中的使用是有吸引力的电路。该器件容易形成和操作。然而，这样的JFET器件受制于难以控制短沟道效应这一显著的缺点。此外，JFET器件的典型制造与主流CMOS制造技术不相容。因此在本领域中需要解决前述和其他问题以提供配置和操作改善的JFET器件，其中，该器件的制造与CMOS技术兼容。
技术实现思路
根据本申请实施例的一个方面，提供一种集成电路晶体管器件，其特征在于，包括：半导体衬底；在所述半导体衬底之内的掺杂有第一导电类型掺杂物的区；半导体材料鳍，所述半导体材料鳍具有与在所述半导体衬底之内的所述区接触的第一端并且具有第二端并且具有在所述第一端和所述第二端之间的多个侧壁，所述鳍掺杂有所述第一导电类型掺杂物；与所述半导体材料鳍的所述第二端接触的第一外延区，所述第一外延区掺杂有所述第一导电类型掺杂物；以及与所述半导体材料鳍的多个侧壁接触的第二外延区，所述第二外延区掺杂有第二导电类型掺杂物。在一个实施例中，所述第一导电类型掺杂物为n型并且所述第二导电类型掺杂物为p型。在一个实施例中，所述第一导电类型掺杂物为p型并且所述第二导电类型掺杂物为n型。在一个实施例中，在所述半导体衬底之内的所述区的掺杂浓度超过了所述半导体材料鳍的掺杂浓度。在一个实施例中，所述第二外延区的掺杂浓度超过了所述半导体材料鳍的掺杂浓度。在一个实施例中，集成电路晶体管器件进一步包括在所述半导体衬底之内的所述区顶部的绝缘材料层，所述绝缘材料层将多个相邻的鳍的底部部分彼此隔离开。在一个实施例中，所述集成电路晶体管器件是结型场效应晶体管器件，其中所述第二外延区包括栅极结构，在所述半导体衬底之内的所述区包括源极区并且所述第一外延区包括漏极区。在一个实施例中，所述第一外延区由选自由以下各项组成的组的第一半导体材料形成：硅、硅锗和碳化硅。在一个实施例中，所述第二外延区由选自由以下各项组成的组的第二半导体材料形成：硅、硅锗和碳化硅。根据本申请实施例的另一方面，提供一种集成电路，其特征在于，包括：半导体衬底；在所述半导体衬底之内的掺杂有第一导电类型掺杂物的第一区；在所述半导体衬底之内的掺杂有第二导电类型掺杂物的第二区；第一半导体材料鳍，所述第一半导体材料鳍具有与在所述半导体衬底之内的所述第一区接触的第一端并且具有第二端并且具有在所述第一端和所述第二端之间的多个侧壁，所述鳍掺杂有所述第一导电类型掺杂物；第二半导体材料鳍，所述第二半导体材料鳍具有与在所述半导体衬底之内的所述第二区接触的第一端并且具有第二端并且具有在所述第一端和所述第二端之间的多个侧壁，所述鳍掺杂有所述第二导电类型掺杂物；与所述第一半导体材料鳍的所述第二端接触的第一外延区，所述第一外延区掺杂有所述第一导电类型掺杂物；与所述第二半导体材料鳍的所述第二端接触的第二外延区，所述第二外延区掺杂有所述第二导电类型掺杂物；与所述第一半导体材料鳍的多个侧壁接触的第三外延区，所述第三外延区掺杂有所述第二导电类型掺杂物；以及与所述第二半导体材料鳍的多个侧壁接触的第四外延区，所述第四外延区掺杂有所述第一导电类型掺杂物。在一个实施例中，所述第一区、所述第一鳍、所述第一外延区和所述第三外延区形成第一极性型的第一竖直结型场效应晶体管，并且其中，所述第二区、所述第二鳍、所述第二外延区和所述第四外延区形成与所述第一极性型互补的第二极性型的第二竖直结型场效应晶体管。在一个实施例中，在所述半导体衬底之内的所述第一区的掺杂浓度超过了所述第一半导体材料鳍的掺杂浓度，并且在所述半导体衬底之内的所述第二区的掺杂浓度超过了所述第二半导体材料鳍的掺杂浓度。在一个实施例中，所述第一外延区的掺杂浓度超过了所述第一半导体材料鳍的掺杂浓度，并且所述第二外延区的掺杂浓度超过了所述第二半导体材料鳍的掺杂浓度。在一个实施例中，所述第一、第二、第三和第四外延区各自由选自由以下各项组成的组的半导体材料形成：硅、硅锗和碳化硅。根据本申请的方案，可以提供配置和操作改善的集成电路晶体管器件和集成电路。附图说明为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中：图1至图15C展示了形成竖直结型鳍式FET器件并且具体地在CMOS实现方式中的多个此类器件的多个工艺步骤。具体实施方式现在参考图1至图15C，其展示了形成竖直结型鳍式FET器件的工艺步骤。将理解的是，这些附图无需示出按比例绘制的特征。图1示出了常规的体半导体衬底10，该体半导体衬底包括被保留以形成第一极性(n沟道)器件(NFET)的区域12和被保留以形成相反的第二极性(p沟道)器件(PFET)的区域14。例如，使用化学气相沉积(CVD)工艺在衬底10上沉积具有例如大约3nm厚度的二氧化硅(SiO2)层16。使用本领域的技术人员熟知的光刻技术，利用注入掩模封堵区域14并且在区域12中注入n型掺杂物(如，例如，砷或磷)以限定n型区18。此注入可以例如提供具有1×1018at/cm3至5×1018at/cm3的掺杂浓度的区18。使用本领域的技术人员熟知的光刻技术，利用注入掩模封堵区域12并且在区域14中注入p型掺杂物(如，例如，硼)以限定p型区20。此注入可以例如提供具有1×1018at/cm3至5×1018at/cm3的掺杂浓度的区20。区18和区20具有例如50-80nm的深度。图2示出了在二氧化硅层16之上沉积氮化硅(SiN)层22。例如，可以使用化学气相沉积(CVD)工艺进行此沉积以提供具有30-50nm厚度的层22。此氮化硅层22形成硬掩模。在本领域中已知的光刻工艺然后被用于从区18和区20的掺杂材料限定多个鳍40。对该硬掩模进行图案化，以在这些鳍40的期望位置处留下本文档来自技高网...

【技术保护点】
一种集成电路晶体管器件，其特征在于，包括：半导体衬底；在所述半导体衬底之内的掺杂有第一导电类型掺杂物的区；半导体材料鳍，所述半导体材料鳍具有与在所述半导体衬底之内的所述区接触的第一端并且具有第二端并且具有在所述第一端和所述第二端之间的多个侧壁，所述鳍掺杂有所述第一导电类型掺杂物；与所述半导体材料鳍的所述第二端接触的第一外延区，所述第一外延区掺杂有所述第一导电类型掺杂物；以及与所述半导体材料鳍的多个侧壁接触的第二外延区，所述第二外延区掺杂有第二导电类型掺杂物。

【技术特征摘要】
2015.04.02 US 14/677,4041.一种集成电路晶体管器件，其特征在于，包括：
半导体衬底；
在所述半导体衬底之内的掺杂有第一导电类型掺杂物的区；
半导体材料鳍，所述半导体材料鳍具有与在所述半导体衬底之内
的所述区接触的第一端并且具有第二端并且具有在所述第一端和所
述第二端之间的多个侧壁，所述鳍掺杂有所述第一导电类型掺杂物；
与所述半导体材料鳍的所述第二端接触的第一外延区，所述第一
外延区掺杂有所述第一导电类型掺杂物；以及
与所述半导体材料鳍的多个侧壁接触的第二外延区，所述第二外
延区掺杂有第二导电类型掺杂物。
2.如权利要求1所述的集成电路晶体管器件，其特征在于，所述第
一导电类型掺杂物为n型并且所述第二导电类型掺杂物为p型。
3.如权利要求1所述的集成电路晶体管器件，其特征在于，所述第
一导电类型掺杂物为p型并且所述第二导电类型掺杂物为n型。
4.如权利要求1所述的集成电路晶体管器件，其特征在于，在所述
半导体衬底之内的所述区的掺杂浓度超过了所述半导体材料鳍的掺
杂浓度。
5.如权利要求1所述的集成电路晶体管器件，其特征在于，所述第
二外延区的掺杂浓度超过了所述半导体材料鳍的掺杂浓度。
6.如权利要求1所述的集成电路晶体管器件，其特征在于，进一步
包括在所述半导体衬底之内的所述区顶部的绝缘材料层，所述绝缘材
料层将多个相邻的鳍的底部部分彼此隔离开。
7.如权利要求1所述的集成电路晶体管器件，其特征在于，所述集
成电路晶体管器件是结型场效应晶体管器件，其中所述第二外延区包
括栅极结构，在所述半导体衬底之内的所述区包括源极区并且所述第
一外延区包括漏极区。
8.如权利要求1所述的集成电路晶体管器件，其特征在于，所述第
一外延区由选自由以下各项组成的组的第一半导体材料形成：硅、硅
锗和碳化硅。
9.如权利要求1所述的集成电路晶体管器件，其特征在于，所述第
二外延区由选自由以下各项组成的组的第二半导体材料形成：硅、硅
锗和碳化硅。
10.一种集成电路，其特征在于，包括：
半导...

【专利技术属性】
技术研发人员：柳青，J·H·张，
申请(专利权)人：意法半导体公司，
类型：新型
国别省市：美国;US