具有嵌入式EFS3以及FINFET器件的结构制造技术

本发明专利技术实施例涉及具有FinFET器件和嵌入式闪存存储器器件的集成芯片及其形成方法。在一些实施例中，集成芯片具有逻辑区和与逻辑区横向隔开的存储区。逻辑区具有从半导体衬底向外突出的多个第一半导体材料的鳍。栅电极布置在多个第一半导体材料的鳍上方。存储区具有从半导体衬底向外延伸的多个第二半导体材料的鳍。嵌入式闪存存储器单元布置在多个第二半导体材料的鳍上。由于产生的集成芯片结构包括FinFET器件以及嵌入式闪存存储器器件二者，因此它提供良好性能。本发明专利技术实施例涉及具有嵌入式EFS3以及FINFET器件的结构。

【技术实现步骤摘要】

本专利技术实施例涉及具有嵌入式EFS3以及FINFET器件的结构。
技术介绍
闪存存储器是可电擦除和重新编程的电子非易失性计算机存储介质。它广泛用于各种电子器件和设备(例如，消费性电子产品、汽车等)。闪存存储器单元的常用类型包括堆叠式栅极存储器单元和分裂-栅极存储器单元。分裂-栅极存储器单元具有若干优于堆叠式栅极存储器单元的优点，例如更低的功率消耗、更高的注入效率、不易受短沟道效应影响以及更大的擦除免疫性。
技术实现思路
根据本专利技术的一些实施例，提供了一种集成芯片，包括：逻辑区，包括从半导体衬底向外突出的多个第一半导体材料的鳍；栅电极，横跨所述多个第一半导体材料的鳍；嵌入式闪存存储器区，沿着第一方向与所述逻辑区横向隔开，并且包括从所述半导体衬底向外突出的多个第二半导体材料的鳍；以及多个嵌入式闪存存储器单元，布置在所述多个第二半导体材料的鳍上。在上述集成芯片中，还包括：介电材料，布置在所述半导体衬底上方，并且横向地位于所述多个第一半导体材料的鳍和所述多个第二半导体材料的鳍之间的位置。在上述集成芯片中，所述多个嵌入式闪存存储器单元分别包括：浮置栅极，设置在所述多个第二半导体材料的鳍之一的上方；控制栅极，通过控制栅极电介质与所述浮置栅极垂直分离；选择栅极，沿着所述控制栅极的第一侧布置并且通过侧壁介电层与所述控制栅极和所述浮置栅极分离；以及擦除栅极，沿着所述控制栅极的第二侧布置并且通过所述侧壁介电层与所述控制栅极和所述浮置栅极分离。在上述集成芯片中，还包括：栅极介电层，垂直布置在所述浮置栅极和所述多个第二半导体材料的鳍之一之间。在上述集成芯片中，所述浮置栅极具有侧壁，所述侧壁与所述多个第二半导体材料的鳍之一的侧壁基本对齐。在上述集成芯片中，所述浮置栅极垂直地位于所述多个第一半导体材料的鳍的上表面的上面并且从所述多个第一半导体材料的鳍的上表面横向偏移。在上述集成芯片中，所述控制栅极在所述第一方向上在多于一个的所述多个第二半导体材料的鳍上方延伸。在上述集成芯片中，还包括：硬掩模层，布置在所述栅电极上方并且具有与所述选择栅极的上表面基本对齐的上表面。在上述集成芯片中，所述栅电极的上表面位于所述控制栅极的上表面之下。在上述集成芯片中，所述多个第一半导体材料的鳍的上表面与所述多个第二半导体材料的鳍的上表面垂直对齐。在上述集成芯片中，所述多个第一半导体材料的鳍在所述第一方向上具有第一宽度并且所述多个第二半导体材料的鳍在所述第一方向上具有大于所述第一宽度的第二宽度。在上述集成芯片中，所述多个第一半导体材料的鳍以第一节距布置在第一方向上并且所述多个第二半导体材料的鳍以大于所述第一节距的第二节距布置在所述第一方向上。根据本专利技术的另一些实施例，还提供了一种集成芯片，包括：多个第一半导体材料的鳍，从半导体衬底向外突出；栅电极，布置在所述多个第一半导体材料的鳍的侧壁上方并且沿着所述多个第一半导体材料的鳍的侧壁；多个第二半导体材料的鳍，从所述半导体衬底向外延伸，并且通过介电材料在第一方向上与所述多个第一半导体材料的鳍横向分离；以及多个浮置栅极，通过栅极介电层与所述多个第二半导体材料的鳍垂直分离；控制栅极，通过控制栅极电介质与所述多个浮置栅极垂直分离；选择栅极，通过侧壁介电层沿着垂直于所述第一方向的第二方向与所述控制栅极的第一侧分离；以及擦除栅极，通过所述侧壁介电层沿着所述第二方向与所述控制栅极的第二侧分离。在上述集成芯片中，所述多个浮置栅极具有侧壁，所述侧壁与所述多个第二半导体材料的鳍的侧壁基本对齐。在上述集成芯片中，所述控制栅极在第一方向上在多于一个的所述多个第二半导体材料的鳍上方延伸。在上述集成芯片中，所述多个第一半导体材料的鳍在所述第一方向上具有第一宽度并且所述多个第二半导体材料的鳍在第一方向上具有大于所述第一宽度的第二宽度。在上述集成芯片中，所述多个第一半导体材料的鳍以第一节距布置在第一方向上并且所述多个第二半导体材料的鳍以大于所述第一节距的第二节距布置在所述第一方向上。在上述集成芯片中，所述多个第一半导体材料的鳍的上表面与所述多个第二半导体材料的鳍的上表面基本对齐。根据本专利技术的又一些实施例，还提供了一种形成集成芯片的方法，包括：将半导体衬底图案化以同时形成从所述半导体衬底突出的多个第一半导体材料的鳍以及从所述半导体衬底突出的多个第二半导体材料的鳍，其中，所述多个第一半导体材料的鳍与所述多个第二半导体材料的鳍横向分离；在所述多个第一半导体材料的鳍的侧壁上方并且沿着所述多个第一半导体材料的鳍的侧壁形成栅电极；以及在所述多个第二半导体材料的鳍上形成嵌入式闪存存储器单元。在上述方法中，还包括：在所述多个第一半导体材料的鳍和所述多个第二半导体材料的鳍之间形成介电材料。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1D示出具有FinFET器件和嵌入式闪存存储器单元的集成芯片的一些实施例。图2示出具有FinFET器件和嵌入式闪存存储器单元的集成芯片的一些实施例的三维视图。图3A至图3C示出具有FinFET器件和嵌入式闪存存储器单元的集成芯片的一些额外的实施例。图4示出形成具有FinFET器件和嵌入式闪存存储器单元的集成芯片的方法的一些实施例的流程图。图5-24示出显示形成具有FinFET器件和嵌入式闪存存储器单元的集成芯片的方法的截面图的一些实施例。具体实施方式以下公开内容提供了许多不同的实施例或实例以实现本专利技术的不同特征。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。在新兴技术节点中，加工能力和基础材料特征的限制使按比例缩小集成芯片组件越来越困难。因此，现代集成芯片包括许多部件，所述部件提供改进的性能而不使用传统的按比例缩小的概念。例如，嵌入式存储器(即，位于同一集成芯片管芯上作为逻辑功能的电子存储器)在现代集成芯片中是常用的。通过在同一集成芯片管芯上设置逻辑功能作为存储器功能，可降低互连距离，从而提高处理速度、寄生效应和其他方面的性能。与平面CMOS晶体管相比，FinFET(场效应晶体管)也提供了改进的性能。FinFET器件是具有导电沟道的三维结构，该三维结构包括在平面衬底之上突出的半导体材料的鳍作为三维结构。配置为控制导本文档来自技高网...

【技术保护点】
一种集成芯片，包括：逻辑区，包括从半导体衬底向外突出的多个第一半导体材料的鳍；栅电极，横跨所述多个第一半导体材料的鳍；嵌入式闪存存储器区，沿着第一方向与所述逻辑区横向隔开，并且包括从所述半导体衬底向外突出的多个第二半导体材料的鳍；以及多个嵌入式闪存存储器单元，布置在所述多个第二半导体材料的鳍上。

【技术特征摘要】
2015.06.25 US 14/749,9701.一种集成芯片，包括：逻辑区，包括从半导体衬底向外突出的多个第一半导体材料的鳍；栅电极，横跨所述多个第一半导体材料的鳍；嵌入式闪存存储器区，沿着第一方向与所述逻辑区横向隔开，并且包括从所述半导体衬底向外突出的多个第二半导体材料的鳍；以及多个嵌入式闪存存储器单元，布置在所述多个第二半导体材料的鳍上。2.根据权利要求1所述的集成芯片，还包括：介电材料，布置在所述半导体衬底上方，并且横向地位于所述多个第一半导体材料的鳍和所述多个第二半导体材料的鳍之间的位置。3.根据权利要求1所述的集成芯片，其中，所述多个嵌入式闪存存储器单元分别包括：浮置栅极，设置在所述多个第二半导体材料的鳍之一的上方；控制栅极，通过控制栅极电介质与所述浮置栅极垂直分离；选择栅极，沿着所述控制栅极的第一侧布置并且通过侧壁介电层与所述控制栅极和所述浮置栅极分离；以及擦除栅极，沿着所述控制栅极的第二侧布置并且通过所述侧壁介电层与所述控制栅极和所述浮置栅极分离。4.根据权利要求3所述的集成芯片，还包括：栅极介电层，垂直布置在所述浮置栅极和所述多个第二半导体材料的鳍之一之间。5.根据权利要求3所述的集成芯片，其中，所述浮置栅极具有侧壁，所述侧壁与所述多个第二半导体材料的鳍之一的侧壁基本对齐。6.根据权利要求3所述的集成芯片，其中，所述浮置栅极垂直地位于所述多个第一半导体材料的...

【专利技术属性】
技术研发人员：刘铭棋，吴常明，刘世昌，张宇行，曾元泰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71