半导体器件及其操作方法技术

一种半导体器件包括：存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；外围电路，适用于擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及控制电路，适用于控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及将选择晶体管的阈值电压增大达到编程电平。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年5月29日提交的申请号为10-2015-0076000的韩国专利申请的优先权，其整个公开通过引用整体合并于此。
本公开的实施例涉及一种半导体器件及其操作方法，更具体地，涉及一种擦除操作之后的软编程操作。
技术介绍
即使在没有电源时，非易失性半导体存储器件也可以保持数据。与非(NAND)存储器件(其是一种类型的非易失性半导体器)能够在低功耗的情况下实现大储存容量。因此，NAND被频繁地用在笔记本电脑、移动设备等中。非易失性存储器件可以根据存储单元串结构来分类为二维非易失性存储器件和三维非易失性存储器件。在二维存储器件中，串与衬底平行。在三维存储器件中，串垂直于衬底。即，三维非易失性存储器件具有垂直于衬底而布置的垂直沟道层、围绕垂直沟道层的存储层以及沿存储层层叠且间隔开的字线。
技术实现思路
实施例提供一种半导体器件及其操作方法，其能够对擦除过的存储单元执行子软编程操作以使选择晶体管、虚设单元和存储单元的阈值电压分布变窄。根据本公开的一方面，提供一种半导体器件，该半导体器件包括：存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；外围电路，适用于擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及控制电路，适用于控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及将选择晶体管的阈值电压增大达到编程电平。根据本公开的一方面，提供一种操作半导体器件的方法，该方法包括：擦除选择晶体管和存储单元；通过将子软编程电压施加到耦接至选择晶体管的选择线来在擦除电平之下的范围之内增大选择晶体管的阈值电压；以及通过编程选择晶体管来将选择晶体管的阈值电压增大达到编程电平。附图说明现在将在下文中参考附图来更充分地描述实施例；然而，本专利技术可以以不同的形式来实施并且不应该被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将是彻底且完整的，并且这些实施例将把实施例的范围充分地传达给本领域技术人员。在附图中，为了清楚，尺寸可以被夸大。将理解的是，当元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。图1是图示根据本公开的一个实施例的半导体器件的框图。图2是图示根据本公开的一个实施例的三维非易失性存储器件的透视图。图3是图示根据图2中示出的三维非易失性存储器件的电路图。图4是图示根据本公开的另一个实施例的三维非易失性存储器件的透视图。图5是图示图4中示出的三维非易失性存储器件的电路图。图6是图示根据本公开的一个实施例的半导体器件的操作方法的流程图。图7是图示图6的擦除操作的电压施加图。图8是图示图6的子软编程操作的电压施加图。图9是图示图6的子软编程操作的视图。图10是图示根据本公开的另一个实施例的操作方法的流程图。图11是图示图10的主软编程操作的电压施加图。图12是图示图10的选择晶体管和虚设单元的编程操作的电压施加图。图13是图示根据本公开的阈值电压的变化的阈值电压分布。图14是图示根据本公开的又一个实施例的操作方法的流程图。图15是图示根据本公开的一个实施例的包括半导体器件的固态驱动器的框图。图16是图示根据本公开的一个实施例的包括半导体器件的存储系统的框图。图17是图示根据本公开的一个实施例的包括半导体器件的计算系统的示意性配置
的框图。具体实施方式在下文中，将参照附图来详细地描述本公开的实施例。然而，所公开的专利技术不局限于这些实施例，而是可以以不同的形式来实施。提供这些实施例仅用于说明性目的以及用于使本领域技术人员充分理解本公开的范围。图1是图示根据本公开的一个实施例的半导体器件的框图。参照图1，半导体器件100包括存储单元阵列110、被配置为执行存储单元阵列110的编程操作、读取操作或擦除操作的外围电路120以及被配置为控制外围电路120的控制电路130。存储单元阵列110包括被相同地配置的多个存储块。存储块中的每个包括多个串。多个串包括在其中储存数据的多个存储单元，并且可以形成在其中多个串垂直于衬底而布置的三维结构中。多个存储单元中的每个可以形成为其中储存1位数据的单电平单元(SLC)，或者可以形成为其中储存2位或更多位数据的多电平单元(MLC)、三电平单元(TLC)或四电平单元(QLC)。MLC是其中储存2位数据的存储单元，TLC是其中储存3位数据的存储单元，以及QLC是其中储存4位数据的存储单元。外围电路120包括电压发生电路21、行解码器22、页缓冲器23、列解码器24以及输入/输出电路25。电压发生电路21响应于操作信号OP_CMD来产生各种电平的操作电压。例如，电压发生电路21可以产生擦除电压Vera、主编程电压Vpgm、擦除验证电压Vef、主软编程验证电压Vsf、编程验证电压Vpf、主软编程电压Vspgm、子软编程电压Vspgm_s等。此外，电压发生电路21可以产生各种操作所必需的各种电压。行解码器22响应于行地址RADD来选择被包括在存储单元阵列110中的存储块中的一个存储块，并将操作电压传输到耦接到选中存储块的字线WL、漏极选择线DSL、源极选择线SSL等。页缓冲器23通过位线BL来耦接到存储块。页缓冲器23在编程操作、读取操作和擦除操作被执行时响应于页缓冲器控制信号PBSIGNALS来将数据传输到选中存储块或从选中存储块接收数据，并且暂时储存传输来的/接收到的数据。列解码器24响应于列地址CADD来在页缓冲器23与输入/输出电路25之间传输/接收数据。输入/输出电路25将从外部传输来的命令CMD和地址ADD传输到控制电路130，并且将从外部传输来的数据DATA传输到列解码器24或将从列解码器24传输来的数据DATA输出到外部。控制电路130响应于命令和地址ADD来控制外围电路120。具体地，在存储单元阵列110的擦除操作期间选中存储块的擦除操作完成时，控制电路130控制外围电路120使得对擦除过的存储块执行子软编程操作。可以执行子软编程操作以使擦除过的选择晶体管和虚设单元的阈值电压分布变窄。在包括管道晶体管的三维非易失性存储器件中，可以执行子软编程操作以使管道晶体管的阈值电压分布变窄。而且，可以执行子软编程操作以使擦除过的存储单元的阈值电压分布变窄。在其中任何虚设单元都不被包括在串中的结构中，控制电路130可以控制外围电路120，使得子软编程操作被执行以使擦除过的选择晶体管的阈值电压分布变窄。三维非易失性存储器件可以根据串结构而分类为“I”型和“U”型。将在下面详细地描述每种类型的三维非易失性存储器件。图2是图示根据本公开的一个实施例的三维非易失性存储器件的透视图。参照图2，三维非易失性存储器件的存储块可以包括垂直地布置在位线BL与公共源极线CSL之间的串。此结构也称为位成本可伸缩(BiCS)结构。例如，当公共源极线CSL平行地形成在衬底上时，串可以沿垂直方向形成在公共源极线CSL上。更具体地，串可以包括沿第一方向布置且彼此间隔开层叠的源极选择线SSL、第一虚设线DWL1、字线WL、第二虚设线DWL2以及漏极选择线DSL。而且，串可以包括垂直沟道层CH，垂直沟道层CH通过垂直穿透源极选择线S本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；外围电路，适用于擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及控制电路，适用于控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及将选择晶体管的阈值电压增大达到编程电平。

【技术特征摘要】
2015.05.29 KR 10-2015-00760001.一种半导体器件，包括：存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；外围电路，适用于擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及控制电路，适用于控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及将选择晶体管的阈值电压增大达到编程电平。2.如权利要求1所述的半导体器件，其中，串耦接在位线与公共源极线之间。3.如权利要求1所述的半导体器件，其中，存储单元耦接在选择晶体管之间。4.如权利要求1所述的半导体器件，其中，外围电路包括：电压发生电路，适用于响应于操作信号来产生各种电平的操作电压；行解码器，适用于响应于行地址来将操作电压传输到选中存储块；页缓冲器，通过位线耦接到存储块，并且适用于在编程操作、读取操作和擦除操作期间响应于页缓冲器控制信号来将数据传输到选中存储块或从选中存储块接收数据，并暂时储存所述数据；列解码器，适用于响应于列地址来将所述数据传输到页缓冲...

【专利技术属性】
技术研发人员：许民虎，李承优，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR