本发明提供一种ＣＭＯＳ集成电路（例如，ＳＲＡＭ或ＤＲＡＭ），其被分成一核心块、一外围块和一保留块。所述核心块包括在所有时刻都被通电的电路（例如，存储单元）且直接耦接到电源和电路接地端。所述外围块包括可被通电或断电且通过一个头开关（ｈｅａ...

所公开的实施例提供了用于在具有代码区和数据区的闪速存储设备中存储数据的系统和方法。该方法包括当预期在数据区中存在足够的空间时，在代码区中的闪存驱动的控制下将数据写入数据区。否则，该方法包括在处于闪速存储设备外部的存储设备中的闪存驱动的控...

本发明提供一种用于控制存储器刷新的存储器系统。所述存储器系统的一实施例包含：一存储器，其经配置以在一自刷新模式和一自动刷新模式下操作，所述存储器具有复数个存储位置和一存储器控制器，其经配置以在所述自动刷新模式下在所述存储位置中的一第二者...

本发明提供一种存储器系统。所述存储器系统包括：具有许多库的易失性存储器，每一库具有许多行；和存储器控制器，其经配置以引导所述易失性存储器进入一自动刷新模式，所述存储器控制器经进一步配置以向所述易失性存储器提供一目标库地址。所述易失性存储...

本发明提供一种存储器系统。所述存储器系统包括一具有若干个库的易失性存储器及一存储器控制器，所述存储器控制器经配置以控制所述易失性存储器参与一自动刷新模式或一自刷新模式。所述存储器控制器进一步经配置以指令所述易失性存储器对一目标库执行一自...

一种存储器系统，其包含：　　　　一易失性存储器，其具有复数个库且经配置以进入包括一自动刷新模式和一自刷新模式在内的复数个操作模式中的一者；和　　　　一存储器控制器，其经配置以引导所述易失性存储器进入所述复数个操作模式中的一者；　　　　其...

本发明涉及一种包括若干存储器位单元的集成电路芯片。每一位单元包括：一具有一感应节点的锁存器；一具有一有效饱和操作区域的编程晶体管；及一熔丝，其于所述熔丝的一第一端子处连接至所述编程晶体管。可于所述熔丝的一第二端子处将一编程电压供应至所述...

本文公开了一种存储系统和用于刷新存储器的处理。存储系统包括存储器、配置成测量存储器温度的温度传感器，和配置成以刷新速率来刷新存储器的存储器控制器，刷新速率被控制为由温度传感器测量的温度的函数。

在引导式自动刷新（ＤＡＲＦ）模式中，由控制器发出刷新命令，且在存储器模块内部维持刷新行和库地址。在进入ＤＡＲＦ模式时，所述存储器内部的库地址计数器被初始化为第一预定值。所述存储器响应于ＤＡＲＦ命令刷新当前经定址的库，且以预定顺序递增所述...

一种电子装置包含电子组件和集成电路，其中所述集成电路经配置以：产生系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟；将所述外部时钟提供到所述电子组件；确定系统时钟与所述外部时钟之间的所述集成电路与所述电子组件可在其中通信的延迟范围；...

本发明说明使用自适应接口定时对存储器装置（例如ＮＡＮＤ闪速存储器）进行快速而可靠地存取的技术。对于使用自适应接口定时的存储器存取，以初始存储器存取速率对ＮＡＮＤ闪速存储器进行存取，所述初始存储器存取速率可以是为实现可靠的存储器存取而预测...

本发明提供一种存储器系统。所述系统包括：易失性存储器；刷新计数器，其经配置以监测在所述易失性存储器内执行的提前刷新的次数；及控制器，其经配置以响应于检测到对定期安排的刷新的请求而检查所述刷新计数器，以确定是否可跳过所述定期安排的刷新。

在同步数据传送中，从ＳＤＲＡＭ模块读取未存储于ＳＤＲＡＭ模块的ＤＲＡＭ阵列中的数据。所述数据传送（称作寄存器读取命令／操作）在定时和操作上类似于针对存储于ＤＲＡＭ阵列中的数据的读取命令／操作。寄存器读取命令由ＳＤＲＡＭ控制信号和库地址比...

本发明揭示用于在读取全摆幅存储器阵列时降低功率的技术。所述全摆幅存储器阵列包含多个局部位线及一全局位线。为降低功率消耗，一种驱动所述全局位线的方法包括经由多个三态装置将所述多个局部位线耦合至所述全局位线的步骤。所述方法进一步包括下列步骤...

一种混合串并行内容可寻址存储器（ＣＡＭ）包含布置为多个（Ｎ）列及多个（Ｍ）行的串行ＣＡＭ单元及并行ＣＡＭ单元。每一行包含至少一个串行ＣＡＭ单元及至少两个并行ＣＡＭ单元。并行地来搜索所述Ｍ个行。对于每一行，顺序地搜索所述串行ＣＡＭ单元，且...

用至少为二的海明距离对高速缓存器中的ＣＡＭ的搜索关键字及关键字字段进行编码以通过确保每一错配的匹配线被至少两个并联的晶体管放电来提高所述ＣＡＭ的速度。在所述高速缓存器经物理标记的地方，所述搜索关键字是物理地址。在存储在ＴＬＢ中之前对所述...

通过以下方式在功能上将ＣＡＭ库划分为两个或两个以上子库而无需复制ＣＡＭ驱动器电路：停用所述库中的所有匹配线放电电路；以及选择性地启用包括子库的入口中的放电电路。将至少一个选择性地致动的切换电路插入子库的放电电路中的每个放电比较器的虚拟接...

伪双端口存储器（１）在外部供应的时钟信号ＣＬＫ的单个周期内执行第一存储器存取操作和第二存储器存取操作两者。所述信号ＣＬＫ用来锁存用于所述第一操作的第一地址和用于所述第二操作的第二地址。控制电路（３到１５）产生用于起始所述第一操作的第一控...

本发明揭示一种伪双端口存储器（１），其具有第一端口、第二端口及六晶体管存储器单元阵列（１９）。在所述第一端口上接收到第一时钟信号（ＡＣＬＫ）的上升缘时起始第一存储器存取。响应于所述第二端口上接收到第二时钟信号（ＢＣＬＫ）的上升缘而起始第...

本发明描述了一种用于存储器控制器的时钟电路。所述电路使用处理器时钟信号来产生用于在存储器的写操作过程中所用的输入时钟信号，或者产生用于在存储器的读操作过程中所用的反馈时钟信号。该电路特别适合于其中包括不产生选通脉冲的存储器的移动无线设备...