易失性存储器的寄存器读取制造技术

在同步数据传送中，从ＳＤＲＡＭ模块读取未存储于ＳＤＲＡＭ模块的ＤＲＡＭ阵列中的数据。所述数据传送（称作寄存器读取命令／操作）在定时和操作上类似于针对存储于ＤＲＡＭ阵列中的数据的读取命令／操作。寄存器读取命令由ＳＤＲＡＭ控制信号和库地址比特的唯一编码加以区别。在一实施例中，寄存器读取命令包括与ＭＳＲ或ＥＭＳＲ命令相同的控制信号状态，其中库地址被设定为唯一值，例如２’ｂ１０。寄存器读取命令可仅读取单个数据，或可使用地址总线对未存储于ＤＲＡＭ阵列中的多个数据进行定址。寄存器读取操作可以是突发式读取，且突发长度可以各种方式来界定。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体而言涉及存储器领域，且具体而言涉及一种用以读取来自易失性存储 器模块的寄存器的方法。
技术介绍
便携式电子装置已成为现代生活中普遍存在的配备。便携式电子装置的两个现代 趋势是功能越来越强且尺寸越来越小。不断增强的功能要求更高的计算能力和更大的 存储器。便携式电子装置的尺寸减小使得功率消耗具有额外费用，因为较小的电池所 能存储和释放的电力较少。因此，能提高性能和降低功率消耗的进步会对便携式电子 装置较为有利。多数便携式电子装置包括动态随机访问存储器(DRAM)以存储处理器或其他控 制器的指令和数据。DRAM是现有最成本有效的固态存储器技术。尽管诸如磁盘驱动 器等大容量存储技术的每比特价格较低，但长访问延时、大功率消耗和对震动或摇摆 的高敏感度使大容量存储驱动器不能用于许多便携式电子装置应用。同步DRAM (SDRAM)通过使所有控制信号和数据传送周期与时钟边缘对准来 提供相对于传统DRAM得到改良的性能和简化的接口设计。双数据率(DDR)SDRAM 允许在时钟的上升和下降边缘二者上进行数据传送，以提供更高的性能。多数SDRAM模块包括模式寄存器，以存储诸如CAS延时、突发长度及类似参 数等可配置参数。随着SDRAM技术的复杂度和可配置度增加，许多SDRAM模块添 加了扩展模式寄存器，以存储其他可配置参数，例如写入长度、驱动长度和类似参数。 模式寄存器和扩展模式寄存器均是只写的。也就是说，控制器不能读取这些寄存器的 内容。由于引入了模式寄存器和扩展寄存器，DRAM模块首次存储了不同于写入 DRAM阵列和从DRAM阵列读取的数据。因此，需要新的数据传送操作。许多SDRAM模块包括模式寄存器设置(MRS)和扩展模式寄存器设置(EMRS) 操作，以使得所述寄存器装载所需参数。这些操作一般通过下列步骤来实施同时驱 动CS、 RAS、 CAS和WE控制信号变为低电平，使用库地址比特在MRS和EMRS 之间进行选择，及在地址线AO-All上将欲写入的信息提供至所选寄存器。在多数实 施方案中，所有的DRAM库必须在MRS或EMRS命令出现时处于非激活状态，且在 指定的最小持续时间(例如，6个吋钟周期)内不可将其他操作指引至SDRAM模块。 这些限制不会不利地影响SDRAM性能，这是因为由于模式寄存器和扩展模式寄存器 的性质，其仅在初始化时被写入一次且不会改变。第三代图形双数据率工业规范(GDDR3)提供从SDRAM模块中读取不同于 DRAM阵列中所存储数据的信息的能力。作为在EMRS操作期间的一个选项，SDRAM 可在数据总线上输出卖方代码和版本号(在地址总线上传输EMRS写入信息)。必须 遵守所有关于EMRS操作的限制一所有库必须空闲，且所述操作后跟随一最小的不活 动持续时间(例如，6个时钟周期)。由于信息(卖方ID和版本号)的静态性质，其 仅需读取一次，例如在初始化期间，且EMRS操作的限制并不会明显地影响性能。DRAM操作的一个基本方面是必须周期性地更新每一比特位置处用于存储数据 的电容电荷以保持数据状态。DRAM阵列以行为单位来刷新；某些SDRAM模块可同 时刷新多个DRAM库中的同一行。必须在指定刷新周期内刷新DRAM阵列中的每一 行。可在每一刷新周期内依次刷薪各DRAM行，这称作集中式刷新。然而，这会阻止 在为遍历所有行所需的时间内访问DRAM阵列，且引起性能降级。作为选择，可使每 一行的各刷新循环均匀分布于整个刷新周期中，并散布有读取和写入数据传送。这称 作分布式刷新。分布式刷新实施方式更为常见，因为其带来的性能损失更小。总的所需刷新周期及因此刷新循环在分布式刷新操作中的间距取决于DRAM阵 列电路小片的温度。 一般的经验规则是，DRAM阵列电路小片的温度每升高10'C，刷 新率必须加倍。为SDRAM模块指定的刷新周期通常是DRAM在其最高的预期操作温 度下所需的刷新周期。因此，每当DRAM阵列电路小片处于较低温度时，刷新周期较 长，且所述分布式刷新循环可间隔更远，从而减少其对DRAM读取和写入访问的影响。 这将通过消除不必要的刷新活动而同时提高处理器性能及降低功率消耗。同在申请中的美国专利申请案第_号揭示一种具有温度传感器的SDRAM模块，所述专利申请案于_提出申请且受让于本专利技术的受让人，其全文以引用的方式并入本文中。诸如处理器等控制器可周期性地读取温度传感器的输出， 并计算实际的最小所需刷新率。至少在起始操作期间一也就是在SDRAM模块在其操作温度下稳定之前一控制器可周期性(例如，每4至6微秒)地读取温度传感器，以 动态地使刷新率最优化。温度传感器的输出是一种从SDRAM模块读取的未存储于DRAM阵列中的数据 的形式。用于读取这种信息的唯一已知手段一背负(piggybacking)在EMRS操作 中对卖方ID和版本号的读取，如在GDDR3规范中所提供一会导致不可接受的性能损 失。如上文所述，在多数实施方案中，所有库在EMRS操作之前必须空闲，且不可在 EMRS操作之后的多个时钟周期内发出任何命令。理想地，应在同步数据传送中执行 对未存储于DRAM阵列中的数据的读取，此大致类似于指向所述DRAM阵列中的数据的读取操作。这将使对未存储于DRAM阵列中的信息的读取与对存储于DRAM阵 列中的数据的读取和写入(也就是正常DRAM访问)能够无缝地交替。
技术实现思路
在一个或多个实施例中，未存储于SDRAM模块的DRAM阵列中的数据是在同 步数据传送中从SDRAM模块读取的。所述数据传送(称作寄存器读取命令/操作)在 定时和操作上均类似于指向存储于DRAM阵列中的数据的读取命令/操作。所述寄存 器读取命令由SDRAM控制信号和库地址比特的唯一编码加以区别。在一实施例中， 寄存器读取命令包括与MSR或EMSR命令相同的控制信号状态，其中库地址被设定 为唯一值，如2'bl0。寄存器读取命令可仅读取单个数据项，或可使用地址总线对未 存储于DRAM阵列中的多个数据进行定址。寄存器读取操作可以是突发式读取，且突 发长度可以用各种方式来界定。一个实施例涉及一种从SDRAM模块读取未存储于DRAM阵列中的数据的方法。 使用控制信号的唯一编码为用于同步读取D LAM阵列的数据输出控制信号，且同步地 读取未存储于DRAM阵列中的数据。另一实施例涉及一种SDRAM存储器模块，其包括DRAM阵列和寄存器。所述 模块还包括控制电路，所述控制电路可操作以执行与控制器的同步数据传送及读取来 自DRAM阵列的数据并将数据写入DRAM阵列。所述控制电路进一步可操作以在同 步数据传送中将未存储于DRAM阵列中的数据输出至控制器。附图说明图1是处理器的功能性方框图。图2是寄存器读取操作的时序图。图3是在寄存器读取后跟随一读取的时序图。图4是在终止的寄存器读取突发后跟随一写入的时序图。具体实施方式图1描绘SDRAM存储器模块100和控制器102。所述控制器可包括处理器、数 字信号处理器、微控制器、状态机或类似装置。控制器102通过所属
中众所 周知的控制信号时钟(CLK)、时钟启用(CKE)、芯片选择(CS)、行地址选通脉冲 (RAS)、列地址选通脉冲(CAS)、写入启用(WE)和数据限定符(DQM)来指示 对SDRA本文档来自技高网...

【技术保护点】
一种自ＳＤＲＡＭ（同步动态访问随机存储器）模块读取未存储于ＤＲＡＭ（动态访问随机存储器）阵列中的数据的方法，其包括：　　　　提供控制信号以用于使用控制信号的唯一编码从ＤＲＡＭ阵列进行同步数据读取；及　　　　同步地读取所述未存储于ＤＲＡＭ阵列中的数据。

【技术特征摘要】
【国外来华专利技术】US 2005-2-14 60/653,020;US 2005-5-13 11/128,8291、一种自SDRAM(同步动态访问随机存储器)模块读取未存储于DRAM(动态访问随机存储器)阵列中的数据的方法，其包括提供控制信号以用于使用控制信号的唯一编码从DRAM阵列进行同步数据读取；及同步地读取所述未存储于DRAM阵列中的数据。2、 如权利要求l所述的方法，其中同步地读取所述未存储于DRAM阵列中的数 据包括在DRAM行打开时同步地读取所述未存储于DRAM阵列中的数据。3、 如权利要求l所述的方法，其中未存储于DRAM阵列中的所述数据包括寄存 器的内容。4、 如权利要求3所述的方法，其中所述寄存器是MSR(模式寄存器设置)或EMSR (扩展模式寄存器设置)。5、 如权利要求l所述的方法，其中所述未存储于DRAM阵列中的数据包括传感 器的输出。6、 如权利要求5所述的方法，其中所述传感器是温度传感器，且其中所述未存 储于DRAM阵列中的数据指示所述存储器模块的内部温度。7、 如权利要求6所述的方法，其中所述未存储于DRAM阵列中的数据是刷新率乘数。8、 如权利要求6所述的方法，其进一步包括响应于所述存储器模块的温度来调 整刷新率。9.如权利要求l所述的方法，其中所述未存储于DRAM阵列中的数据被硬连线 至所述存储器模块中。10、 如权利要求l所述的方法，其中所述控制信号的唯一编码是使用不同于为寄 存器写入所界定的任一库地址的库地址对寄存器写入进行的编码。11、 如权利要求IO所述的方法，其中所述RAS、 CAS和WE控制信号为低电平， 且其中所述库地址为2'bl0。12、 如权利要求1所述的方法，其进一步包括在读取所述未存储于DRAM阵列 中的数据之前或之后，立即从DRAM阵列读取数据或将数据写入DRAM阵列。13、 如权利要求l所述的方法，其中同步地读取所述未存储于DRAM阵列中的 数据包括在一突发中读取所述未存储于DRAM阵列中的数据。14、 如权利要求13所述的方法，其中所述突发长度由用于对存储于所述DRAM 阵列中的数据进行同步读取的突发长度确定。15、 如权利要求13所述的方法，其进一步包括对未存储于所述存储器模块上的 寄存器中的DRAM阵列中的数据的读取突发的突发长度进行编程，所述突发长度不同 于对存储于所述DRAM阵列中的数据进行同步读取的突发长度，且其中所述突发长度 是用于未存储于DRAM阵列中的数据的读取突发的所编程突发长度。16、 如权利要求13所述的方法，其中所述突发长度是预定的默认值，其不依赖 于用于存储于DRAM阵列中且被编程至所述存储器模块上的寄存器中的数据的读取 突发的突发长度。17、 如权利要求13所述的方法，其中在输出至所述存储器模块的控制信号中对 所述突发长度进行编码。18、 如权利要求1...

【专利技术属性】
技术研发人员：罗伯特迈克尔沃克，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]