使用组进行自适应存储器校准制造技术

一种电子装置包含电子组件和集成电路，其中所述集成电路经配置以：产生系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟；将所述外部时钟提供到所述电子组件；确定系统时钟与所述外部时钟之间的所述集成电路与所述电子组件可在其中通信的延迟范围；且基于所述延迟范围，用多个预定延迟值中的一者来对所述外部时钟进行编程。

【技术实现步骤摘要】
【国外来华专利技术】
本揭示案涉及用于使集成电路与电子组件校准的系统和技术。
技术介绍
集成电路已通过实现对离散装置来说不可能的新应用而使电子产业发生巨大变化。集成允许由数百万电子组件组成的复杂电路封装到单个半导体材料芯片中。另外，集成提供在单个硅片上制造数百个芯片的优势，这大大降低了成本且增加了完成的电路的每一者的可靠性。如今，集成电路在电子装置中广泛使用以实施例如通用和专用处理器的复杂电路。集成到芯片上的控制器可用于使各种处理器与芯片外组件(off-chip component)(例如，外部存储器和类似组件)介接。由控制器产生的时钟可用于存取这些芯片外组件。这些时钟应在某一容许公差内以特定标称速度操作，以确保控制器可在最坏情况温度和电压条件下与芯片外组件通信。由于硅片制造工艺中固有的过程的缘故，由单个晶片产生的一组芯片可能落入不同处理速度额定值范围中。视应用而定，一些制造商被迫丢弃在标称公差范围外的慢芯片和快芯片。这导致大量代价非常高的浪费。在试图保存晶片的不产生标称芯片的那些部分时，一些制造商采用一种速度分组(speed binning)方法，其中根据由单个晶片产生的各种芯片的分级处理速度来对所述各种芯片进行测试和分批。这种根据芯片的速度来对芯片进行分批的方法既耗费时间，代价又高。由于以降低的价格来出售慢芯片和快芯片的缘故而导致另外的成本。使用延迟来实施确保组成电子装置的集成电路与外部组件之间的无误差通信所需要的时序。所述延迟随许多因素的变化而变化，所述因素包括集成电路的速度和电压，以及外部组件的速度。可(例如)使用对此类通信进行测试并接着从测试结果导出延迟的校准过程来确定这些延迟。许多集成电路和外部组件上的此类参数的变化可导致预定延迟对给定电子装置来说不是最佳的。另外，预先知道每一集成电路的实际速度和电压以及外部组件的速度是不实际的。因此，芯片制造者最多只好满足于确定将在此类参数的预期范围内无误差地工作的程序延迟，尽管知道此类预定延迟对许多电子装置来说不会是最佳的。
技术实现思路
在本专利技术的一个方面，一种电子装置包含电子组件和集成电路，所述集成电路经配置以产生系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟，所述集成电路进一步经配置以将所述外部时钟提供到所述电子组件；确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围；且基于所述延迟范围而用多个预定延迟值中的一者来对外部时钟进行编程。在本专利技术的另一方面，一种使集成电路与电子组件(所述集成电路具有系统时钟)校准的方法包含在集成电路上产生外部时钟，所述外部时钟具有来自系统时钟的可编程延迟，所述方法进一步包含将来自集成电路的外部时钟提供到电子组件以支持与电子组件的通信；确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围；且基于所述延迟范围而用多个预定延迟值中的一者来对外部时钟进行编程。在本专利技术的又一方面，一种电子装置包含电子组件和集成电路，其中所述集成电路包括用于产生系统时钟的装置，其包含用于在集成电路上产生外部时钟的装置，所述外部时钟具有来自系统时钟的可编程延迟；用于将来自集成电路的外部时钟提供到电子组件以支持与电子组件的通信的装置；用于确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围的装置；和用于基于所述延迟范围而用多个预定延迟值中的一者来对外部时钟进行编程的装置。在本专利技术的又一方面，一种计算机可读媒体包含指令程序，所述指令程序可由处理器执行以执行使集成电路与电子组件校准的方法，所述集成电路包括系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟，将所述外部时钟提供到电子组件以支持与电子组件的通信，所述方法包含确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围；和基于所述延迟范围，用多个预定延迟值中的一者对外部时钟进行编程。应了解，所属领域的技术人员从以下具体实施方式中将容易了解本专利技术的其它实施例，具体实施方式中以说明的方式展示并描述本专利技术的各个实施例。将认识到，本专利技术能够具有其它和不同实施例，且本专利技术的若干细节能够在各个其它方面容许修改，所有这些均是在不脱离本专利技术的精神和范围的情况下进行的。因此，应将附图和具体实施方式视为本质上是说明性的而不是限制性的。附图说明在附图中，以举例的方式而不是以限制的方式来说明本专利技术的各方面，其中图1是说明使用集成电路的电子装置的实例的概念方框图；图2是说明写入到芯片外存储器的时序参数的实例的时序图；图3是说明从芯片外存储器读取的时序参数的实例的时序图；图4是说明控制器的操作的实例的功能方框图；图5A和图5B是展示不同电压和速度下的集成电路的代表性延迟范围的条形图；图5C是展示根据本专利技术分成多个组的延迟范围的条形图；图6是说明可充当图7的自适应校准算法的先驱的校准算法的实例的流程图；和图7是说明根据本专利技术的自适应校准算法的实例的流程图。具体实施例方式下文结合附图陈述的具体实施方式希望作为对本专利技术各个实施例的描述，且不希望代表可实践本专利技术的仅有的实施例。具体实施方式包括特定细节，以便提供对本专利技术的全面理解。然而，所属领域的技术人员将了解，可在无这些特定细节的情况下实践本专利技术。在一些情况下，以方框图形式来展示众所周知的结构和装置，以便避免混淆本专利技术的概念。首字母缩写词和其它描述性术语可仅为了便利和清楚而使用，且不希望限制本专利技术的范围。在以下具体实施方式中，可在经配置以耦合到电子组件(例如，存储装置)的集成电路的情境中描述本专利技术的各个方面。所述集成电路可以是(例如)包含至少一个处理器的专用集成电路(ASIC)。所述存储装置可以(例如)是同步动态随机存取存储器(SDRAM)或类似装置。虽然这些专利技术方面可能非常适合与这些组件一起使用，但所属领域的技术人员将容易了解，这些专利技术方面同样适用于各种其它电子装置中。因此，对特定类型的集成电路或电子组件(例如，外部或芯片外存储器)的任何参考仅希望说明所述专利技术方面，应了解此类专利技术方面具有较宽应用范围。图1是使用集成电路102(例如，ASIC)的电子装置100的概念方框图。集成电路102可包括微处理器104、数字信号处理器(DSP)106、收发器108、输入/输出(I/O)接口110和外部总线接口(EBI)112。所有这些组件均可与内部系统总线(ISB)114耦合在一起。时钟产生器116可用于产生用于系统计时的系统时钟信号(或“系统时钟”)。不应将图1解释为需要电子装置100或其组件的任何特定实体布局。微处理器104可用作运行应用程序的平台，所述应用程序尤其为电子装置100提供用户控制和总体系统管理功能。DSP106可实施有嵌入式通信软件层，其运行专用算法以减小对微处理器104的处理要求。微处理器104和DSP 106中的任一者或两者也可用于运行本文所述的算法。收发器108可用于提供对外部媒体的存取，所述外部媒体例如在无线电话、终端机、电子邮件或Web启用装置(例如，个人数据助理(PDA))或其它类似装置的情况下的无线电链路。在一些实施例中，收发器108可提供对以太网、电缆调制解调器线(cable modem line)、光纤、数字用户线(DSL)、公共电话交换网络(PSTN)或任何其它通信媒体的存取。在其它实施例中，所本文档来自技高网...

【技术保护点】
一种电子装置，其包含：电子组件；和集成电路，其经配置以产生系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟，所述集成电路进一步经配置以将所述外部时钟提供到所述电子组件，确定系统时钟与所述外部时钟之间所述集成电路与所述电子组件可在其中通信的延迟范围，且基于所述延迟范围，用多个预定延迟值中的一者对所述外部时钟进行编程。

【技术特征摘要】
【国外来华专利技术】US 2004-11-5 60/625,2291.一种电子装置，其包含电子组件；和集成电路，其经配置以产生系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟，所述集成电路进一步经配置以将所述外部时钟提供到所述电子组件，确定系统时钟与所述外部时钟之间所述集成电路与所述电子组件可在其中通信的延迟范围，且基于所述延迟范围，用多个预定延迟值中的一者对所述外部时钟进行编程。2.根据权利要求1所述的电子装置，其中所述集成电路进一步经配置以存储所述预定延迟值。3.根据权利要求1所述的电子装置，其中所述电子组件包含至少一个存储器装置。4.根据权利要求3所述的电子装置，其中所述电子组件包含SDRAM、突发NOR、突发PSRAM、RAM、ROM、EPROM、EEPROM或VRAM中的至少一者。5.根据权利要求3所述的电子装置，其中所述集成电路进一步经配置以通过对电子组件的多个读取/写入操作来确定所述延迟范围。6.根据权利要求5所述的电子装置，其中所述集成电路进一步经配置以通过将所述读取操作中的每一者估计为通过状态或失败状态来确定所述延迟范围。7.根据权利要求1所述的电子装置，其中所述延迟范围包含上边界和下边界，且其中所述集成电路进一步经配置以基于所述延迟范围的边界，用多个预定延迟值中的所述一者来对所述外部时钟进行编程。8.根据权利要求7所述的电子装置，其中所述集成电路进一步经配置以确定多个预定延迟值中的所述一者为所述延迟范围的上边界是否高于所述系统时钟与所述外部时钟之间的最大可编程延迟的函数。9.根据权利要求7所述的电子装置，其中所述集成电路进一步经配置以确定多个预定延迟值中的所述一者为所述延迟范围的下边界是否低于所述系统时钟与所述外部时钟之间的最小可编程延迟的函数。10.根据权利要求1所述的电子装置，其中所述预定延迟值中的每一者与特征化所述集成电路的速度范围和特征化所述电子组件的速度范围有关。11.根据权利要求1所述的电子装置，其中所述电子装置包含无线电话、个人数字助理、电子邮件装置或Web启用装置。12.一种使集成电路与电子组件校准的方法，所述集成电路具有系统时钟，所述方法包含在所述集成电路上产生外部时钟，所述外部时钟具有来自所述系统时钟的可编程延迟；将来自所述集成电路的外部时钟提供到所述电子组件以支持与所述电子组件的通信；确定所述系统时钟与所述外部时钟之间所述集成电路与所述电子组件可在其中通信的延迟范围；和基于所述延迟范围，用多个预定延迟值中的一者对所述外部时钟进行编程。13.根据权利要求12所述的方法，其进一步包含存储所述预定延迟值。14.根据权利要求12所述的方法，其中所述电子组件包含至少一个存储器装置。15.根据权利要求14所述的方法，其中所述电子组件包含SDRAM、突发NOR、突发PSRAM、RAM、ROM、EPROM、EEPROM或VRAM中的至少一者。16.根据权利要求14所述的方法，其进一步包含通过对电子组件的多个读取/写入操作来确定所述延迟范围。17.根据权利要求16所述的方法，其进一步包含通过将所述读取操作中的每一者估计为通过状态或失败状态来确定所述延迟范围。18.根据权利要求12所述的方法，其进一步包含确定所述延迟范围的上边界和下边界，和基于所述延迟范围的边界，用多个预定延迟值中的所述一者对所述外部时钟进行编程。19.根据权利要求18所述的方法，其进一步包含确定多个预定延迟值中的所述一者为所述延迟范围的上边界是否高于所述系统时钟与所述外部时钟之间的...

【专利技术属性】
技术研发人员：加格鲁特维利斯库马尔帕特尔，格雷戈里布拉德，萨纳特卡普尔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]