半导体存储装置制造方法及图纸

本发明专利技术提供删除时间短的半导体存储装置。半导体存储装置包括多个存储部件。各存储部件包括在第1及第2端之间串联连接的第1晶体管(SDTr)、多个存储单元晶体管(MTr)和第2晶体管(SSTr)。多个存储部件的各个中，对应的存储单元晶体管的控制栅电极共同连接。位线(BL)与多个存储部件的第1端共同连接。源线(SL)与多个存储部件的第2端共同连接。读出放大器(3)接收使能信号(STBn)后，读出及放大位线上的电流或电压。在向指示多个存储单元部件的数据删除的信号转变为无效逻辑后的删除验证期间的控制栅电极施加删除验证用的电压的期间，使能信号2次以上为有效。

【技术实现步骤摘要】
半导体存储装置
本专利技术的实施方式涉及半导体存储装置。
技术介绍
已知有例如以块为单位删除数据的非易失性半导体存储装置。伴随大容量化，半导体存储装置根据其结构，删除尤其是删除验证所需的时间增加。
技术实现思路
本专利技术提供删除时间短的半导体存储装置。一实施方式的半导体存储装置包括多个存储部件（unit）。各存储部件包括在第1及第2端之间串联连接的第1晶体管、多个存储单元（cell）晶体管和第2晶体管。多个存储部件的各个中的对应的存储单元晶体管的控制栅电极被共同连接。位线与多个存储部件的第1端共同连接。源线与多个存储部件的第2端共同连接。读出放大器接收使能信号后，读出及放大位线上的电流或电压。在向指示多个存储单元部件的数据的删除的信号转变为无效逻辑后的删除验证期间的控制栅电极施加用于删除验证的电压的期间，使能信号2次以上为有效。附图说明图1是第1实施方式的半导体存储装置的框图。图2是第1实施方式的存储单元阵列的部分立体图。图3是第1实施方式的存储单元阵列的部分截面图。图4是第1实施方式的单元晶体管的截面图。图5是第1实施方式的存储单元阵列、读出放大器及高速缓冲存储器的部分电路图。图6是第1实施方式的高速缓冲存储器的例的电路图。图7是表示第1实施方式的单元的阈值电压与读出放大器输出的对应的图。图8是表示第1实施方式的高速缓冲存储器数据与验证判定结果的对应的图。图9是第1实施方式的读出放大器输出和高速缓冲存储器数据与基于它们的删除验证结果的例示图。图10是第1实施方式的读出放大器及高速缓冲存储器的部分电路图。图11是第1实施方式的半导体存储装置的部分节点的电位的时序图。图12是第1实施方式的半导体存储装置的删除的流程图。图13是第2实施方式的半导体存储装置的框图。图14是第1实施方式的半导体存储装置的部分节点的电位的时序图。图15是第2实施方式的读出放大器输出和高速缓冲存储器数据与基于它们的删除验证结果的例示图。图16是第2实施方式的累计的失败位数与阈值的比较结果的示图。图17是第2实施方式的半导体存储装置的删除的流程图。图18是第2实施方式的半导体存储装置的删除的第1变形例的流程图。图19是第2实施方式的半导体存储装置的删除的第2变形例的流程图。图20是第3实施方式的半导体存储系统的示图。图21是第3实施方式的半导体存储系统的删除的任务的示图。图22是第3实施方式的多个验证的结果的组合的示图。图23是第3实施方式的1串删除验证的流程图。【符号的说明】100…半导体存储装置，1…存储单元阵列，2…行解码器，3…读出放大器及高速缓冲存储器，4…充电泵，5…验证电路，5a、5b…状态寄存器，6～8…控制寄存器，9…CG驱动器，10…状态机，11、12…第1缓冲器，13…指令解码器，14…地址缓冲器，15…寄存器，16…数据缓冲器，17…输出缓冲器，18…选择电路。具体实施方式以下参照图面说明实施方式。另外，以下的说明中，对于具有近似同一功能及构成的构成要素附上同一符号，重复说明仅仅在必要场合进行。另外，以下所示的各实施方式例示了用于将该实施方式的技术思想具体化的装置、方法，实施方式的技术思想未将构成部件的材质、形状、结构、配置等特定为下述的内容。实施方式的技术思想在技术方案中可以进行各种变更。(第1实施方式)各功能块可以用硬件、计算机软件之一或组合两者而实现。因而，以下一般从它们的功能的观点进行说明，以明确各块为上述的任一。这样的功能是作为硬件执行或作为软件执行，取决于对具体实施形态或系统整体的设计制约。本领域技术人员在各个具体的实施形态可以用各种方法实现这些功能，但是各个实现手法都包括在实施方式的范畴内。另外，各功能块不必像以下的具体例那样进行区别。例如，部分功能也可以由不同于以下的说明中例示的功能块的其他功能块执行。而且，例示的功能块也可以分割为更细的功能子块。由哪个功能块特定并不对实施方式进行限定。图1是第1实施方式的半导体存储装置的框图。如图1所示，半导体存储装置100具有多个存储单元阵列1。存储单元阵列1包括多个块(存储块)。各块包括多个存储单元(存储单元晶体管)、字线、位线等。与同一字线连接的多个存储单元或其存储空间构成页面。数据以页面为单位读出、写入，以块为单位删除。存储单元阵列1具有多个串。串包括串联连接的多个存储单元晶体管及其两端的漏侧选择栅晶体管以及源侧选择栅晶体管。一个位线与多个串连接。以下的说明中，涉及一个位线与8个串连接的例。也可以是其他数目的连接。该场合，适当替换关联的描述。行解码器2接收行地址信号ROWADD、信号RDEC、SGD[7:0]、SGS[7:0]、CG[7:0]等。另外，行解码器2根据这些接收的信号，选择一个块、一个串、一个字线。信号RDEC是用于使得行解码器2变为使能的信号。信号SGD、SGS分别选择一个漏侧选择栅晶体管、源侧选择栅晶体管。读出放大器及高速缓冲存储器3读出及放大位线上的电流或电压，包括高速缓冲存储器0、高速缓冲存储器1。高速缓冲存储器0、高速缓冲存储器1暂时地保持从存储单元阵列1读出的数据及向存储单元阵列1写入的数据和/或其他数据。读出放大器及高速缓冲存储器3还包括后述的逻辑电路。读出放大器及高速缓冲存储器3接收信号LTRS、UTRS、STBn、BITSCAN。信号名中的标记n表示该信号的有效逻辑是低电平。信号LTRS、UTRS分别控制高速缓冲存储器0、高速缓冲存储器1的数据取入和/或取出。信号STBn指示读出放大器的使能。信号BITSCAN指示位扫描工作(后述)。读出放大器及高速缓冲存储器3输出信号PFBUS。信号PFBUS如后详述，保持1页面内的不良位数。充电泵4生成半导体存储装置100的各种工作所必要的电压，供给行解码器2以及读出放大器及高速缓冲存储器3。验证电路5判定写入或删除是否正确进行。具体地说，验证电路5接收信号PFBUS(后述)及表示失败容许数的信号F_NF，将信号PFBUS与信号F_NF中所示的值比较。将比较的结果在验证电路5中的状态寄存器5a保持。状态寄存器5a除了用于比较的结果以外，还在删除、写入时使用。控制寄存器6控制充电泵4。控制寄存器7进行行解码器2等的行系的控制，并输出用于此的信号RDEC、SGD、SGS。控制寄存器8控制列系地址、高速缓冲存储器、读出放大器及高速缓冲存储器3等，输出用于此的信号LTRS、UTRS、STBn、BITSCAN。CG驱动器9接收信号SGD、SGS、串地址信号STRADD、行地址信号ROWADD，生成信号SGD[7:0]、SGS[7:0]、CG[7:0]。CG驱动器9由信号STRADD和信号SGD生成用于选择一个串的漏侧选择栅晶体管的信号SGD[7:0]。另外，CG驱动器9由信号STRADD和信号SGS生成用于选择一个串的一个源侧选择栅晶体管的信号SGS[7:0]。而且，CG驱动器9由行地址ROWADD生成用于选择一个字线的信号CG[7:0]。状态机10接收指令及信号ROWADD、COLADD、STRADD、PB。状态机10解释指令，根据解释及接收的信号，控制控制寄存器6～8，通过该控制，负责读出、写入、删除等的控制。第1缓冲器11从半导体存储装置100的外部接收控制信号例如本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，具备:多个存储部件，其分别具备在第1及第2端之间串联连接的第1晶体管、多个存储单元晶体管和第2晶体管，上述多个存储部件的各个中，对应的存储单元晶体管的控制栅电极被共同连接;共同连接于上述多个存储部件的上述第1端的位线;共同连接于上述多个存储部件的上述第2端的源线;以及读出放大器，其接收使能信号后，读出及放大上述位线上的电流或电压，在向删除验证期间的上述控制栅电极施加用于删除验证的电压的期间，使得上述使能信号2次以上有效，上述删除验证期间为指示上述多个存储单元部件的数据的删除的信号转变为无效逻辑后的期间。

【技术特征摘要】
2012.09.06 JP 196396/20121.一种半导体存储装置，其特征在于，具备:多个存储部件，其分别具备在第1及第2端之间串联连接的第1晶体管、多个存储单元晶体管和第2晶体管，上述多个存储部件的各个中，对应的存储单元晶体管的控制栅电极被共同连接；共同连接于上述多个存储部件的上述第1端的位线；共同连接于上述多个存储部件的上述第2端的源线；以及读出放大器，其接收使能信号后，读出及放大上述位线上的电流或电压，在向删除验证期间的上述控制栅电极施加用于删除验证的电压的期间，使得上述使能信号2次以上有效，上述删除验证期间为指示上述多个存储单元部件的数据的删除的信号转变为无效逻辑后的期间，上述验证包括：删除验证关于上述多个存储部件的各个是否通过的判定，表示其结果的第1值在第1寄存器保持，上述验证包括：将关于上述多个存...

【专利技术属性】
技术研发人员：常盘直哉，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP