封装组件及其制造方法技术

公开了一种封装组件及其制造方法。所述封装组件包括：多个半导体芯片，堆叠成包括最底部层面和至少一个上部层面的多个层面；多个层面的封装料，分别用于覆盖相应层面的半导体芯片；以及芯片承载装置，用于安装最底部层面的半导体芯片，其中，至少一个上部层面的半导体芯片的导电路径包括位于前一个层面的封装料的表面上的延伸导电部件，以及至少穿过前一个层面的封装料而从封装组件的底部暴露的通道导电部件。该封装组件可以改善高频性能，以及满足封装组件小型化和多功能化的要求。

【技术实现步骤摘要】

本专利技术涉及半导体技术，更具体地涉及其中堆叠半导体芯片的。
技术介绍
随着电子元件的小型化、轻量化以及多功能化的需求的增加，对半导体封装密度的要求越来越高，以达到减小封装尺寸的效果。使用芯片承载装置并且包含多个半导体芯片的的封装组件已经成为新的热点。芯片承载装置例如是引线框。包封在封装料中的半导体芯片通过引线框电连接至外部的其他电子元件。此外，芯片承载装置还可以是电路板。安装在电路板上的半导体芯片通过电路板电连接至外部的其他电子元件。在这种封装组件中，多个半导体芯片的配置及其连接方法对封装组件的尺寸和性能具有至关重要的影响。图1示出根据现有技术的堆叠封装组件100的分解透视图。在封装组件100中，引线框Iio包括芯片垫111和多条指状的引脚112。在图1中示出了将两层的半导体芯片安装在引线框Iio上的情形，其中，下层的半导体芯片120的下表面固定在芯片垫111上，上层的半导体芯片130的下表面采用粘合剂123固定在位于下方的半导体芯片130的上表面上。在半导体芯片120的上表面的边缘处设置焊垫121，然后采用键合线122将焊垫121与引脚112电连接。在半导体芯片130的上表面设置焊垫131，然后采用键合线132将焊垫131与引脚112电连接。封装料160覆盖引线框110、半导体芯片120和130。弓丨线框110的引脚112的外侧部分从封装料160中露出，用于提供封装组件与外部电路(例如电路板)的电连接。在上述根据现有技术的封装组件100中，为了暴露位于下方的半导体芯片120的上表面的边缘，半导体芯片130的尺寸(长度和宽度中的至少一个)应当小于集成电路120，这对半导体芯片的尺寸引入了附加的限制。此外，半导体芯片120和130的所有输入端和输出端都需要采用键合线122和132连接到引线框110的引脚112。大量的键合线之间的干扰也会影响半导体芯片的高频性能。此外，在引线框110的引脚112表面需要提供与键合线相应数量的互连区。这不仅导致封装组件的尺寸较大，而且限制了封装组件的触点数量和多功能化。因此，期望进一步实现堆叠封装组件的小型化、多功能化及改善电性能。
技术实现思路
有鉴于此，本专利技术的目的在于可以提供一种改进的封装组件，以解决现有技术中键合线连接对封装组件的尺寸和性能造成不利影响的问题。根据本专利技术的第一方面，提供一种封装组件，包括:多个半导体芯片，堆叠成包括最底部层面和至少一个上部层面的多个层面；多个层面的封装料，分别用于覆盖相应层面的半导体芯片；以及芯片承载装置，用于安装最底部层面的半导体芯片，其中，至少一个上部层面的半导体芯片的导电路径包括位于前一个层面的封装料的表面上的延伸导电部件，以及至少穿过前一个层面的封装料而从封装组件的底部暴露的通道导电部件。优选地，在所述封装组件中，所述通道导电部件的底端提供外部触点。优选地，在所述封装组件中，所述至少一个层面的半导体芯片的尺寸大于、小于或等于位于其下方层面的半导体芯片的尺寸。[0011 ] 优选地，在所述封装组件中，所述多个半导体芯片的安装方式为选自正面键合和倒装中的一种。优选地，在所述封装组件中，所述至少一个层面的半导体芯片的安装方式为正面键合，并且采用键合线连接到所述延伸导电部件的表面上。优选地，在所述封装组件中，所述至少一个层面的半导体芯片的安装方式为正面键合，并且包括导电凸块，所述导电凸块与所述延伸导电部件的表面形成焊料互连。优选地，在所述封装组件中，所述多个层面的数量为两层或更多层。优选地，在所述封装组件中，所述芯片承载装置是选自弓I线框和电路板中的一种。根据本专利技术的第二方面提供一种制造封装组件的方法，包括:a)在芯片承载装置上安装最底部层面的半导体芯片山)采用装料封装覆盖最底部层面的半导体芯片；c)在前一个层面的封装料的表面形成延伸导电部件；d)在延伸导电部件上安装一个上部层面的半导体芯片；以及e)采用装料封装覆盖所述一个上部层面的半导体芯片，其中，在形成所述一个上部层面的半导体芯片的延伸导电部件之前，提供所述一个上部层面的半导体芯片的通道导电部件，所述通道导电部件至少穿过前一个层面的封装料而从封装组件的底部暴露。优选地，在所述方法中，重复步骤c)至e)，以堆叠多个上部层面的半导体芯片。优选地，在所述方法中，在步骤a)之前，提供用于所有上部层面的半导体芯片的通道导电部件。优选地，在所述方法中，在步骤a)和b)之间，提供用于第一个上部层面的半导体芯片的通道导电部件。优选地，在所述方法中，在步骤b)和第一个上部层面的半导体芯片的步骤c)之间，提供用于第一个上部层面的半导体芯片的通道导电部件。优选地，在所述方法中，在前一个上部层面的半导体芯片的步骤d)和前一个上部层面的半导体芯片的步骤e)之间，提供用于当前一个上部层面的半导体芯片的通道导电部件。优选地，在所述方法中，在前一个上部层面的半导体芯片的步骤e)和当前一个上部层面的半导体芯片的步骤c)之间，提供用于当前一个上部层面的半导体芯片的通道导电部件。优选地，在所述方法中，所述提供通道导电部件的步骤包括放置预成形的通道导电部件。优选地，在所述方法中，所述提供通道导电部件的步骤包括在前一个层面的封装料中开口，以及在开口内形成通道导电部件。优选地，在所述方法中，采用正面键合或倒装方式安装每一个层面的半导体芯片。优选地，在所述方法中，步骤c)包括:在前一个层面的封装料的表面镀敷金属层；在金属层上形成抗蚀剂掩模；以及采用抗蚀剂掩模，通过蚀刻将金属层图案化成延伸导电部件。在本专利技术的封装组件中，至少一个上部层面的半导体芯片安装在延伸导电部件上，而非安装在下部层面的半导体芯片的表面上，从而两个层面的半导体芯片的尺寸关系可以是任意的。在至少一个上部层面的半导体芯片中，由延伸导电部件和通道导电部件组成的导电路径代替键合线的至少一部分，从而可以改善高频性能。进一步地，由于通道导电部件的底端提供外部触点，因此不需要在引线框的引脚的表面上设置用于上部层面的半导体芯片的互连区。而且，上部的半导体芯片的导电凸块与延伸导电部件形成焊料互连，从而通道导电部件本身不需要提供互连区。因此，在本专利技术的封装组件中，通道导电部件提供的外部触点尺寸小，可以形成密集的触点阵列。本专利技术的封装组件可以满足封装组件小型化和多功能化的要求。【附图说明】通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中:图1示出根据现有技术的堆叠封装组件的分解透视图；图2示出根据本专利技术的第一实施例的堆叠封装组件的分解透视图；图3示出根据本专利技术的第一实施例的堆叠封装组件的底视图；图4示出根据本专利技术的第二实施例的堆叠封装组件的分解透视图；图5示出根据本专利技术的第三实施例的堆叠封装组件的分解透视图；图6示出根据本专利技术的第四实施例的堆叠封装组件的分解透视图；图7示出根据本专利技术的第五实施例的堆叠封装组件的制造方法的流程图；以及图8a至8j示出根据本专利技术的第五实施例的堆叠封装组件的制造方法实例中各个阶段的俯视图和截面图。【具体实施方式】以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。为了简明起见，可以在一幅图中本文档来自技高网...

【技术保护点】
一种封装组件，包括：多个半导体芯片，堆叠成包括最底部层面和至少一个上部层面的多个层面；多个层面的封装料，分别用于覆盖相应层面的半导体芯片；以及芯片承载装置，用于安装最底部层面的半导体芯片，其中，至少一个上部层面的半导体芯片的导电路径包括位于前一个层面的封装料的表面上的延伸导电部件，以及至少穿过前一个层面的封装料而从封装组件的底部暴露的通道导电部件。

【技术特征摘要】
1.一种封装组件，包括: 多个半导体芯片，堆叠成包括最底部层面和至少一个上部层面的多个层面； 多个层面的封装料，分别用于覆盖相应层面的半导体芯片；以及 芯片承载装置，用于安装最底部层面的半导体芯片， 其中，至少一个上部层面的半导体芯片的导电路径包括位于前一个层面的封装料的表面上的延伸导电部件，以及至少穿过前一个层面的封装料而从封装组件的底部暴露的通道导电部件。2.根据权利要求1所述的封装组件，其中所述通道导电部件的底端提供外部触点。3.根据权利要求1所述的封装组件，其中所述至少一个上部层面的半导体芯片的尺寸大于、小于或等于位于其下方层面的半导体芯片的尺寸。4.根据权利要求1所述的封装组件，其中所述多个半导体芯片的安装方式为选自正面键合和倒装中的一种。5.根据权利要求4所述的封装组件，其中所述至少一个层面的半导体芯片的安装方式为正面键合，并且采用键合线连接到所述延伸导电部件的表面上。6.根据权利要求4所述的封装组件，其中所述至少一个层面的半导体芯片的安装方式为正面键合，并且包括导电凸块，所述导电凸块与所述延伸导电部件的表面形成焊料互连。7.根据权利要求1所述 的封装组件，其中所述多个层面的数量为两层或更多层。8.根据权利要求1所述的封装组件，其中所述芯片承载装置是选自引线框和电路板中的一种。9.一种制造封装组件的方法，包括: a)在芯片承载装置上安装最底部层面的半导体芯片； b)采用装料封装覆盖最底部层面的半导体芯片； c)在前一个层面的封装料的表面形成延伸导电部件； d)在延伸导电部件上安装一个上部层面的半导体芯片；以及 e)采用装料封装覆盖所述一个上部层面的半导体芯片， 其中，在形成所述一个上部层面的半...

【专利技术属性】
技术研发人员：谭小春，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江;33