层叠半导体器件和印刷电路板制造技术

公开了层叠半导体器件和印刷电路板。第一半导体封装的中介层包括用于第二半导体元件的电源配线，所述电源配线包括设置在一个表层中的焊盘和设置在内层中并且电连接到所述焊盘的电源图案，所述电源配线还包括设置在另一个表层中的并且并行地电连接到电源图案的数目比所述焊盘的数目多的焊盘。在层叠半导体器件中，这种结构能够改善到第二半导体元件的电源的品质，从而在防止由印刷配线板的电源配线中的电源路径的弯曲或者由连接间隔的偏差引起的电感的增大的同时确保信号处理操作。

【技术实现步骤摘要】
层叠半导体器件和印刷电路板
本专利技术涉及其中层叠半导体封装的层叠半导体器件，和包括所述层叠半导体器件的印刷电路板。
技术介绍
近年来，随着电子设备的精密化和小型化，对电子设备中使用的精密并且小型化的电子组件和半导体器件的需求一直在不断增长。作为实现高引脚数并且小型化的半导体器件的结构，已知一种称为“球栅阵列（BGA）”的半导体封装。为了进一步小型化，已知一种称为“层叠封装（PoP）”的层叠半导体器件，其中例如包括存储半导体元件的半导体封装被层叠在包括逻辑半导体元件的半导体封装上。层叠半导体器件的有利之处在于：即使当电极端子的数目增大时，也能够通过层叠半导体封装来减小安装面积的比例，即，小型化成为可能。半导体封装的层叠适合于高速传输，这是因为与平面布置相比，信号配线距离被缩短。于是在未来，势必在电子设备中更频繁地采用层叠半导体器件。另一方面，为了支持电子设备的高速运行，半导体元件的工作频率变得越来越高。在诸如数百MHz以上之类的高频处实现半导体元件的信号操作要求改善向半导体元件供电的电源的高频特性以稳定工作频率处的电位。为了实现这一点，印刷配线板的电源配线需要在对应的工作频率区域中具有低的电感。作为降低印刷配线板的电源配线的电感的常规方法，日本专利申请公开No.2009-182087描述彼此相邻地布置电源配线和接地配线，或者设置多个配线。在日本专利申请公开No.2009-182087中，配线层用连接导体连接，并且彼此相邻地布置电源连接导体和接地连接导体，从而增大互感。此外，布置多个电源连接导体和多个接地连接导体，从而减小自感。结果，通过从自感中减去互感而获得的电源配线和接地配线的合成电感被减小。但是，在日本专利申请公开No.2009-182087中描述的技术并不总是足以进一步减小电感。在通常的层叠半导体器件中，在下部的第一印刷配线板中，形成向位于下级的第一半导体元件和位于上级的第二半导体元件供电的电源配线，并从母板供给电力。由于第一半导体元件要被安装在第一印刷配线板上，因此需要在避开第一半导体元件的位置处，设置第一印刷配线板和上部的第二印刷配线板的连接部分。在这种情况下，在第一印刷配线板中，用于第二印刷配线板的连接焊盘之间的间隔和用于母板的连接焊盘之间的间隔并不总是彼此相等。类似地，当从上方投影时，用于第二印刷配线板的连接焊盘的位置和用于母板的连接焊盘的位置并不总是彼此相同。从而，连接第一印刷配线板的第一表层和第二表层的电源配线的路径被弯曲。弯曲的电源配线可能是电源配线的自感增大的原因。供在层叠半导体器件中使用的印刷配线板通常由核心层和组建层（build-uplayer）组成。就其中在核心层的通路（via）上方紧接着连接组建层的通路的印刷配线板来说，产量低，而成本高。于是，必须偏移连接组建层的通路的位置，和连接核心层的通路的位置。从而，电源配线的路径被弯曲，同样地，这可能是自感增大的原因。另一方面，一种可设想的减小向第二半导体元件供电的电源配线的自感的方法是增大在母板侧的第一印刷配线板的电源焊盘的数目，以便增大供电路径的数目。不过，在这种结构中，难以引出上面安装层叠半导体器件的母板的表层的信号配线。
技术实现思路
于是，本专利技术的目的是在确保母板的配线能力的同时改善到第二半导体元件的电源的品质以稳定第二半导体元件的信号处理操作。按照本专利技术的一个实施例的层叠半导体器件包括：第一半导体封装；和通过焊料接合部分被层叠在第一半导体封装上的第二半导体封装，第一半导体封装包括：第一半导体元件；和上面安装第一半导体元件的第一印刷配线板，第一印刷配线板包括：设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一电源输入焊盘；设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一电源输出焊盘，第二表层位于第一表层的里侧；和设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第一电源输入焊盘和第一电源输出焊盘的第一电源图案（pattern），第二半导体封装包括：第二半导体元件；和上面安装第二半导体元件的第二印刷配线板，第二印刷配线板包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一电源输出焊盘的连接的第二电源输入焊盘，第二电源输入焊盘连接到第二半导体元件的第一电源端子，其中，连接到第一电源图案的第一电源输出焊盘的数目大于连接到第一电源图案的第一电源输入焊盘的数目。借助这种结构，能够在确保母板的配线能力的同时改善到第二半导体元件的电源的品质以稳定第二半导体元件的信号处理操作。参考附图，根据示例性实施例的以下说明，本专利技术的其它特征将变得清楚。附图说明图1是图解说明按照本专利技术的第一实施例的印刷电路板的示意结构的截面图。图2是按照第一实施例的印刷电路板的示意图。图3是图解说明按照第一实施例的第一中介层（interposer）的各层的透视图。图4A、图4B、图4C和图4D是图解说明按照第一实施例的第一中介层的各层的平面图。图5是按照本专利技术的第二实施例的印刷电路板的示意图。图6A、图6B、图6C和图6D是图解说明按照第二实施例的第一中介层的各层的平面图。图7是图解说明按照本专利技术的示例1的电源配线的透视图。图8是图解说明按照本专利技术的示例2的电源配线的透视图。图9是图解说明按照本专利技术的比较示例1的电源配线的透视图。图10是按照本专利技术的第三实施例的印刷电路板的示意图。图11A、图11B、图11C和图11D是图解说明按照第三实施例的第一中介层的各层的平面图。图12是图解说明按照本专利技术的示例3的电源配线的透视图。图13是按照本专利技术的第四实施例的印刷电路板的示意图。图14A、图14B、图14C和图14D是图解说明按照第四实施例的第一中介层的各层的平面图。图15是按照本专利技术的第五实施例的印刷电路板的示意图。图16A、图16B、图16C和图16D是图解说明按照第五实施例的第一中介层的各层的平面图。具体实施方式现在参考附图，详细说明本专利技术的实施例。（第一实施例）图1是图解说明按照本专利技术的第一实施例的包括层叠半导体器件的印刷电路板的示意结构的截面图。图2是按照本专利技术的第一实施例的包括层叠半导体器件的印刷电路板的示意图。印刷电路板100包括层叠半导体器件200，和上面安装层叠半导体器件200的母板500。层叠半导体器件200是具有层叠封装（PoP）结构的层叠半导体封装。层叠半导体器件200包括作为第一半导体封装的下部半导体封装300和作为第二半导体封装的上部半导体封装400，半导体封装400层叠在半导体封装300上。半导体封装300包括作为第一半导体元件的下部半导体元件301，和作为第一印刷配线板的下部中介层302（第一中介层）。半导体封装400包括作为第二半导体元件的上部半导体元件401，和作为第二印刷配线板的上部中介层402（第二中介层）。在平面图中，中介层302和402各自是矩形多层基板。在第一实施例中，中介层302是利用核心层325和在核心层325的上下表面形成的组建层326和327，由4个导体层构成的多层基板。半导体元件301例如是系统LSI。半导体元件401例如是存储器。在第一实施例中，半导体元件301和401被配置成通过被供给相同的本文档来自技高网...

【技术保护点】
一种层叠半导体器件，包括：第一半导体封装；和通过焊料接合部分被层叠在第一半导体封装上的第二半导体封装，第一半导体封装包括：第一半导体元件；和上面安装第一半导体元件的第一印刷配线板，第一印刷配线板包括：设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一电源输入焊盘；设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一电源输出焊盘，第二表层位于第一表层的里侧；和设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第一电源输入焊盘和第一电源输出焊盘的第一电源图案，第二半导体封装包括：第二半导体元件；和上面安装第二半导体元件的第二印刷配线板，第二印刷配线板包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一电源输出焊盘的连接的第二电源输入焊盘，第二电源输入焊盘连接到第二半导体元件的第一电源端子，其中，连接到第一电源图案的第一电源输出焊盘的数目大于连接到第一电源图案的第一电源输入焊盘的数目。

【技术特征摘要】
2012.09.10 JP 2012-1980211.一种层叠半导体器件，包括：第一半导体封装；和通过焊料接合部分被层叠在第一半导体封装上的第二半导体封装，第一半导体封装包括：第一半导体元件；和上面安装第一半导体元件的第一印刷配线板，第一印刷配线板包括：设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一电源输入焊盘；设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一电源输出焊盘，第二表层位于第一表层的里侧；和设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第一电源输入焊盘和第一电源输出焊盘的第一电源图案，第二半导体封装包括：第二半导体元件；和上面安装第二半导体元件的第二印刷配线板，第二印刷配线板包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一电源输出焊盘的连接的第二电源输入焊盘，第二电源输入焊盘连接到第二半导体元件的第一电源端子，其中，连接到第一电源图案的第一电源输出焊盘的数目大于连接到第一电源图案的第一电源输入焊盘的数目。2.按照权利要求1所述的层叠半导体器件，其中，第一电源图案的至少两个端部被电连接到第一电源输出焊盘。3.按照权利要求1所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第一电源图案。4.按照权利要求3所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第一电源图案的第一电源输入焊盘。5.按照权利要求3所述的层叠半导体器件，其中，第一印刷配线板包括多个第一电源图案。6.按照权利要求1所述的层叠半导体器件，其中：第一印刷配线板还包括：设置在第一印刷配线板的第一表层中的第三电源输入焊盘，用于建立到层叠半导体器件的外部的连接；设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第二电源输出焊盘，第二表层位于第一表层的里侧；和设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第三电源输入焊盘和第二电源输出焊盘的第二电源图案；第二印刷配线板还包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第二电源输出焊盘的连接的第四电源输入焊盘；并且第四电源输入焊盘连接到第二半导体元件的第二电源端子。7.按照权利要求6所述的层叠半导体器件，其中，第二电源图案的至少两个端部被电连接到第二电源输出焊盘。8.按照权利要求6所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第二电源图案。9.按照权利要求8所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第二电源图案的第三电源输入焊盘。10.按照权利要求8所述的层叠半导体器件，其中，第一印刷配线板包括多个第二电源图案。11.按照权利要求1所述的层叠半导体器件，其中：第一印刷配线板还包括：设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连...

【专利技术属性】
技术研发人员：杉本聪，川濑义贵，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：日本;JP