取样电路，减少取样电路中失真的方法以及包括这种取样电路的模拟数字转换器技术

一种取样电路，其包括：输入节点；第一信号路径，其包括第一取样电容器和处于所述输入节点与所述第一取样电容器的第一板之间的信号路径中的第一信号路径开关；第二信号路径，其包括第二取样电容器和处于所述输入节点与所述第二取样电容器的第一板之间的信号路径中的第二信号路径开关；以及信号处理电路，其用于形成取样到所述第一取样电容器上的信号与取样到所述第二取样电容器上的信号之间的差。

【技术实现步骤摘要】
取样电路，减少取样电路中失真的方法以及包括这种取样电路的模拟数字转换器
本专利技术涉及一种改进的取样电路，涉及一种减少由取样电路引起的失真的方法，并且涉及一种包括改进的取样电路的模拟数字转换器。
技术介绍
在取样保持电路中，通常需要提供一种电气操作开关，所述电气操作开关理论上在高阻抗(断开)状态与低阻抗(接通)状态之间切换。适于在精密转换器中使用的一种开关技术为“传输门”布置。然而，这类配置用真场效应晶体管制成，所述场效应晶体管的漏源电阻RDSon随着在传输门的输入端子处的输入电压而变化。因此，在取样电路包括与取样电容器串联的传输门的情形中，传输门的串联电阻随着输入电压而变化，并且这成为失真的来源，从而降低了取样电路以及随后的或相关联的装置，如模拟数字转换器的总谐波失真性能。组成传输门的FET的“接通”电阻可以通过使得晶体管变得更宽而减小。然而，这增加了与晶体管开关相关联的寄生电容的值，所述值自身是非线性的，从而由于次级失真机制而导致失真增加，所述次级失真机制由驱动取样电路的信号源的非零阻抗(无论取样电路的操作是“取样保持”类型操作还是“跟踪保持”类型操作)与这个增加的非线性电容之间的相互作用引起。
技术实现思路
根据本专利技术的第一方面，提供一种取样电路，所述取样电路包括：输入节点；第一信号路径，其包括第一取样电容器和处于所述输入节点与所述第一取样电容器的第一板之间的信号路径中的第一信号路径开关；第二信号路径，其包括第二取样电容器和处于所述输入节点与所述第二取样电容器的第一板之间的信号路径中的第二信号路径开关；以及信号处理电路，其用于形成取样到所述第一取样电容器上的信号与取样到所述第二取样电容器上的信号之间的差。在本专利技术的实施方案中，第一电容器和第二电容器具有不同的电容和/或这些开关被制造成具有不同的接通电阻。由于开关的接通电阻，这引起不同大小的误差。在适当地选择部件值的情况下，可以估算误差，或者可以布置第一通道和第二通道中的误差以大致上彼此抵消。取样电容器可以形成为多个电容器的总和。所述多个电容器可以与对应的开关相关联，以使得它们可以切换成并且切换出各种彼此的组合，而例如作为逐次逼近转换的一部分。优选地，开关由场效应晶体管形成。第一开关可以由形成NMOS开关的至少一个NMOS晶体管形成，所述至少一个NMOS晶体管与形成PMOS开关的至少一个PMOS晶体管并联。类似地，第二开关可以由形成NMOS开关的至少一个NMOS晶体管形成，所述至少一个NMOS晶体管与形成PMOS开关的至少一个PMOS晶体管并联。在实施方案中，第一开关中的NMOS开关包括并联连接的NMOS晶体管，而第二开关中的NMOS开关包括串联连接的NMOS晶体管。所述开关还可以对应地包括并联和串联连接的PMOS晶体管。根据本专利技术的另一方面，提供了一种用于校正取样网络中的电压误差的方法，所述方法包括：形成两个取样网络，其中电容和开关电阻中的至少一个在一个网络与另一个网络之间变化，以使得发生不同的取样误差；以及处理所述不同的误差以便从取样结果中估算或去除所述取样误差。附图说明现将参看附图，仅作为非限制性实施例来描述本专利技术的实施方案，在附图中：图1为现有技术取样保持电路的电路图；图2为另一现有技术取样保持电路的电路图；图3为传输门开关的电路图；图4为示出当开关处于“接通”状态时，图3的传输门开关的阻抗如何随着开关的输入节点处的输入电压而变化的图；图5为示出与在图2的取样保持电路中的取样电容器相关联的阻抗的电路图；图6为示出连接至一个共同取样节点的第一取样电容器和第二取样电容器的电流的示意图；图7为构成本专利技术的实施方案的取样电路的电流图；图8示出电荷转移配置中的图7的电路；图9为穿过理论上指示寄生电容器的存在的场效应晶体管的横截面；图10为根据本专利技术的方面的形成传输门的一部分的晶体管的平面视图；图11为图10中所示的布置的等效电路；图12为根据本专利技术的方面的形成另一传输门的一部分的晶体管的平面视图；图13为图12中所示的布置的等效电路；图14a和图14b展示用于补偿寄生电容的另外的开关配置；图15为构成本专利技术的另一实施方案的取样电路的电路图；图16a和图16b示出取样电路的等效示例；图17为针对图7的电路对比图2的电路的模拟的频率对比频率响应的图；图18为结合根据本专利技术的取样电路的SAR转换器的电路图；图19为示出SAR转换器的最大有效8位的相对权重的表；图20为具有根据本专利技术的取样电路的流水线ADC的电路图；图21为示出在流水线的单个级内的四位转换的电容器权重的表；图22为具有根据本专利技术的输入电路的Δ-Σ型ADC的电路图；并且图23为本专利技术的数字实施方案的电路图。具体实施方式本专利技术针对由于取样保持电路的操作上的细微差别而出现的失真机制。鉴于此，接着是回顾通用的取样电路，以使得可以论述具有这类电路的缺陷。图1示出供在对信号进行取样并且将其提供至随后的电路，如数字模拟转换器中使用的已知取样级，。向图1中所示的取样电路的输入节点2供应有待取样的信号Vin。输入节点2通过第一取样开关6连接至取样电容器4的第一板。取样电容器的第二板连接至基准电压，例如信号接地或共模电压Vcm。在取样阶段期间，第一取样开关6闭合(低阻抗)，以使得在取样电容器4上出现输入电压Vin。在保持阶段期间，第一取样开关6处于高阻抗状态，以便“冻结”或保持存储在取样电容器4上的电压。围绕这种类型的取样电路使用的术语可以变化。一些实践者可以使用术语“取样保持”或“跟踪保持”。在这个术语中，第一取样开关6可以仅在短暂时段中作出低阻抗，从而引起在输入节点2处的电压在取样电容器6上的近瞬时取样的概念。这对应于“取样保持”操作。在替代操作模式中，第一取样开关可以在较长时段中被驱动到低阻抗状态，从而引起取样电容器6上的电压跟踪输入节点处的电压，因此形成“跟踪保持”操作的概念。然而，其他实践者可以使用“采集取样”术语。在此采集部分指的是当第一取样开关处于低阻抗状态时的时段，并且“取样”部分指的是当信号被取样(在前面的术语中为保持)到取样电容器上以使得在其上的电压被“冻结”时的时刻。由于命名上的潜在的混淆，“采集”将总体上用来描述当第一开关处于低阻抗时的时段，并且“保持”将总体上用来描述在取样电容器上已捕获信号并且第一开关(或类似的串联开关)已处于高阻抗状态的时刻。存储在取样电容器4上的电荷可以转移至电荷转移放大器12的另一电容器10。在电荷转移放大器12的简单变体中，所述另一电容器10被置放于运算放大器14的反馈回路中，所述运算放大器被配置成使得运算放大器14的输入节点20充当虚接地。短路开关16与所述另一电容器10并联置放以便对电容器10进行放电，从而为从取样电容器4接收电荷作准备。转移开关18提供于取样电容器4的第一板与电荷转移放大器12的节点20之间。在电荷转移期间，短路开关16断开，并且随后转移开关18闭合。来自取样电容器4的电荷向由运算放大器14产生的虚接地流动，并且这样做时电荷变得存储在所述另一电容器10上。可以看出，图1中的布置具有倒相作用，以使得输出电压Vout由以下等式给出：(等式1)其中C1为取样电容器4的电容；并本文档来自技高网...

【技术保护点】
一种取样电路，其包括：输入节点；第一信号路径，其包括第一取样电容器和处于所述输入节点与所述第一取样电容器的第一板之间的信号路径中的第一信号路径开关；第二信号路径，其包括第二取样电容器和处于所述输入节点与所述第二取样电容器的第一板之间的信号路径中的第二信号路径开关；以及信号处理电路，其用于形成取样到所述第一取样电容器上的信号与取样到所述第二取样电容器上的信号之间的差。

【技术特征摘要】
2012.09.21 US 13/624,3341.一种取样电路，其包括：输入节点，具有单个电压信号；第一信号路径，其包括第一取样电容器和处于所述输入节点与所述第一取样电容器的第一板之间的信号路径中的第一信号路径开关；第二信号路径，其包括第二取样电容器和处于所述输入节点与所述第二取样电容器的第一板之间的信号路径中的第二信号路径开关；以及信号处理电路，其用于形成从所述单个电压信号取样到所述第一取样电容器上的信号与从所述单个电压信号取样到所述第二取样电容器上的信号之间的差。2.如权利要求1所述的取样电路，其中所述第一取样电容器的电容与所述第二取样电容器的电容不同。3.如权利要求1所述的取样电路，其中所述第一取样电容器的所述电容是所述第二取样电容器的所述电容的N倍，所述第二信号路径开关的阻抗是所述第一信号路径开关的阻抗的M倍，并且其中M等于N2。4.如权利要求3所述的取样电路，其中所述第一信号路径开关和第二信号路径开关由晶体管形成，并且当比较所述第一信号路径开关和第二信号路径开关的所述晶体管的宽度除以长度的纵横比时，所述第一信号路径开关的所述晶体管或每个晶体管具有的纵横比是所述第二信号路径开关的所述晶体管或每个晶体管的M倍。5.如权利要求1所述的取样电路，其中所述第一信号路径开关和第二信号路径开关为传输门开关。6.如权利要求1所述的取样电路，其中所述第一信号路径进一步包括：第二开关，其用于选择性地将所述第一取样电容器的所述第一板连接至接地或至偏置电压或至基准电压；第三开关，其用于将所述第一取样电容器的第二板连接至接地或至偏置电压；以及第四开关，其用于将所述第一取样电容器的所述第二板连接至所述信号处理电路的加法输入端。7.如权利要求6所述的取样电路，其中所述第二信号路径进一步包括：第二开关，其用于选择性地将所述第二取样电容器的所述第一板连接至接地或至偏置电压或至基准电压；第三开关，其用于将所述第二取样电容器的第二板连接至接地或至偏置电压；以及第四开关，其用于将所述第二取样电容器的所述第二板连接至所述信号处理电路的减法输入端。8.如权利要求6所述的取样电路，其中所述第二开关可操作地将所述第一取样电容器的所述第一板连接至用作模拟数字转换的一部分的基准电压，或者其中提供至少一个额外开关来将所述第一取样电容器的所述第一板连接至所述基准电压或至用作模拟数字转换的一部分的另一基准电压。9.如权利要求1所述的取样电路，其中所述处理电路为运算放大器或比较器。10.如权利要求1所述的取样电路，其中所述第一取样电容器的所述电容等于所述第二取样电容器的所述电容，并且所述信号处理电路输出对误差电压的估算。11.如权利要求1所述的取样电路，其中所述第一信号路径开关包括并联连接并且共享漏极或源极区域的至少两个NMOS晶体管。12.如权利要求1所述的取样电路，其中所述第一信号路径开关包括并联连接并且共享漏极或源极区域的至少两个PMOS晶体管。13.如权利要求1所述的取样电路，其中所述第...

【专利技术属性】
技术研发人员：C·P·赫里尔，R·马里诺，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国;US