含有地址/数据变换器芯片的三维存储器制造技术

本发明专利技术提出一种含有地址/数据转换器芯片的三维存储器，它含有至少一单独的三维阵列芯片(30)和一单独的地址/数据转换器芯片(40*)。三维阵列芯片(30)含有多个三维存储阵列(22aa…)，地址/数据转换器芯片(40*)将主机的地址/数据(54)与三维阵列芯片(30)的地址/数据(58)相互转换。该三维存储器支持多个三维阵列芯片(30a,30b…)。

【技术实现步骤摘要】
含有地址/数据变换器芯片的三维存储器
[0001 ] 本专利技术涉及集成电路存储器领域，更确切地说，涉及三维存储器(3D-M)。
技术介绍
三维存储器(3D-M)是一种单片(monolithic)半导体存储器，它含有多个相互堆叠的存储层。3D-M包括三维只读存储器(3D-R0M)和三维随机读取存储器(3D-RAM)。3D-R0M可以进一步划分为三维掩膜编程只读存储器(3D-MPR0M)和三维电编程只读存储器(3D-EPR0M)。基于其编程机制，3D-M 可以含有 memristor、resistive random-accessmemory (RRAM 或 ReRAM)、phase-change memory (PCM)、programmable metallizationmemory (PMM)、或 conductive-bridging random-access memory (CBRAM)0美国专利5，835，396披露了一种3D-M，即3D-R0M。如图1A所示，3D-M芯片20含有一衬底层OK及多个堆叠于衬底层OK上并相互堆叠的存储层16A、16B。衬底层OK含有晶体管Ot及其互连线Oi。其中，晶体管Ot形成在半导体衬底O中；互连线Oi含有衬底金属层0M1、0M2，它位于衬底O上方，但位于最低存储层16A下方。存储层(如16A)通过接触通道孔(如lav)与衬底层OK耦合。每个存储层(如16A)含有多条顶地址线(如2a)、底地址线(如Ia)和存储元(如5aa)。存储元可以采用二极管、晶体管或别的器件。在各种存储元中，采用二极管的存储元尤其重要:其面积最小，仅为4F2 (F为最小特征尺寸)。二极管存储元一般形成在顶地址线和底地址线的交叉点处，从而构成一交叉点(cross-point)阵列。这里,二极管泛指任何具有如下特征的二端器件:当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管的例子包括半导体二极管(如p-1-n硅二极管等)和金属氧化物二极管(如氧化钛二极管、氧化镍二极管等)等。存储层16A、16B构成至少一三维存储阵列16，而衬底层OK则含有三维存储阵列16的周边电路。其中，一部分周边电路位于三维存储阵列下方，它们被称为阵列下周边电路；另一部分周边电路位于三维存储阵列外边，它们被称为阵列外周边电路18。由于阵列外周边电路18上方的空间17不含有存储元，该空间实际上被浪费了。美国专利7，388，476披露了 一种集成3D_M芯片20，它能直接使用由主机提供的电源电压23，并直接与主机交换地址/数据27。这里，主机是直接使用该芯片20的设备，主机使用的地址/数据27是逻辑地址/数据。如图1B所示，集成3D-M芯片20含有一 3D-M核心区域22和一中间电路区域28。3D-M核心区域22含有多个三维存储阵列(如22aa、22ay)及其解码器(如24、24G)。这些解码器24包括本地解码器24和整体解码器24G。其中，本地解码器24对单个三维存储阵列的地址/数据进行解码，整体解码器24G将整体地址/数据25解码至单个三维存储阵列中。注意到，3D-M核心区域22的地址/数据25是物理地址/数据。中间电路区域28含有介于3D-M核心区域22和主机之间的中间电路。中间电路28为3D-M核心区域22与主机之间实现电压、数据、地址转换。例如，它将电源电压23转换成读电压Vk或/和写(编程)电压Vw，将逻辑地址/数据27与物理地址/数据25相互转换。中间电路28含有读/写电压产生器21和地址/数据转换器29。其中，地址/数据转换器29包括错误检验和校正电路(ECC)29E、页寄存器29P和智能写控制器29W等。ECC电路29E对从三维存储阵列中读出的数据进行ECC解码，同时进行错误检验和校正(参考美国专利6，591，394);页寄存器29P在主机和三维存储阵列之间起临时存储数据的功能，它还能对数据进行ECC编码(参考美国专利8，223，525);智能写控制器29W在编程过程中监控写错误，一旦写错误发生，则启动自修复机制以将数据写入到冗余行中(参考美国专利7，219，271)。现有技术的集成3D-M芯片20在芯片内部实现电压、数据、地址转换。一般说来，中间电路28是阵列外周边电路18。由于中间电路在3D-M芯片20中占用了大量芯片面积，现有技术的集成3D-M芯片20具有较低的阵列效率。这里，阵列效率定义为总存储面积(即用于存储用户数据的芯片面积)和总芯片面积之比。在3D-M中，总存储面积Am是位于用户可用数据位(即不包括用户不能使用的数据位)下方的芯片面积，它可以表达为:Am =AjQ= (4F2)*C3D_m/N。其中，A。为单个存储元所占的芯片面积，Q是一个存储层所存储的数据量，F是地址线的半周期，C3D_M是3D-M的存储容量，N是3D-M中所有存储层的数目。以下段落以两个3D-M为例，来计算其阵列效率。第一个3D-M的例子是三维一次编程存储器(3D-0TP)(参见Crowley等著《512MbPROM with 8 layers of antifuse/diode cells》, 2003年国际固态电路会议，图 16.4.5)。该3D-0TP芯片的存储容量为512Mb，它含有8个存储层，并采用0.25um的生产工艺。其总存储面积为(4*0.25um2)*512Mb/8 = 16mm2。由于总芯片面积为48.3mm2，该3D-0TP芯片的阵列效率为?33%。第二个3D-M的例子是三维电阻式存储器(3D-ReRAM)(参见Liu等著《A 130.7mm22-Layer 32Gb ReRAM Memory Device in 24nm Technology》，2013 年国际固态电路会议，图12.1.7)。该3D-ReRAM芯片的存储容量为32Gb，它含有2个存储层，并采用24nm的生产工艺。其总存储面积为(4*24nm2) *32Gb/2 = 36.8mm2。由于总芯片面积为130.7mm2，该3D-ReRAM芯片的阵列效率为?28%。在现有技术的集成3D-M芯片20中，三维存储阵列与所有中间电路组件(包括读/写电压产生器和地址/数据转换器)集成在一个芯片上。集成3D-M基于集成电路的主流观点，即集成能降低成本。不幸的是，该观点对3D-M不成立。由于三维存储阵列采用了繁复的后端工艺，而中间电路的后端工艺较简单，因此盲目地将中间电路和三维存储阵列集成的直接结果就是不得不用制造三维存储阵列的昂贵工艺流程来制造中间电路，这不仅不能降低成本，反而会增加成本。此外，由于中间电路只能采用与三维存储阵列同样数目的金属层(如仅为两层)，故中间电路的设计比较麻烦，其所需的芯片面积较大。另一方面，由于3D-M存储元一般会经过高温工艺，中间电路需要采用耐高温的互连线材料，如钨(W)等，这些材料会使3D-M的整体性能下降。
技术实现思路
本专利技术的主要目的是提供一种更为廉价的三维存储器(3D-M)。本专利技术的另一目的是提供一种性能优异的3D-M。本专利技术的另一目的是提高三维阵列芯片的阵列效率。为了实现这些以及别的目的，本专利技术遵从如下指导原则:将三维电路和二维电路分离到不本文档来自技高网...

【技术保护点】
一种三维存储器(50)，其特征在于包括：一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A,?16B…)；一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址转换器(43)，该地址转换器(43)将主机的地址(54A)与该三维阵列芯片(30)的地址(58A)相互转换；所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。

【技术特征摘要】
2012.08.22 CN 201210300241.91.一种三维存储器(50)，其特征在于包括: 一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa...)含有多个相互堆叠的存储层(16A，16B...)； 一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址转换器(43)，该地址转换器(43)将主机的地址(54A)与该三维阵列芯片(30)的地址(58A)相互转换； 所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。2.—种三维存储器(50)，其特征在于包括: 一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa...)含有多个相互堆叠的存储层(16A，16B...)； 一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一数据转换器(45)，该数据转换器(45)将主机的数据(54D)与该三维阵列芯片(30)的数据(58D)相互转换； 所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。3.—种三维存储器(50) ，其特征在于包括: 第一和第二三维阵列芯片(30a，30b)，该第一和第二三维阵列芯片(30a，30b)分别含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B …)； 一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址/数据转换器(47)，该地址/数据转换器(47)将主机的地址(54A)与该第一和第二三维阵列芯片(30a，30b)的地址(58A)相互转换； 所述第一、第二三维阵列芯片(30a，30b)和所述地址/数据转换器芯片(40*)为三个不同的芯片...

【专利技术属性】
技术研发人员：张国飙，
申请(专利权)人：成都海存艾匹科技有限公司，
类型：发明
国别省市：