一种双扩散金属氧化物半导体及其制作方法技术

本申请公开了一种双扩散金属氧化物半导体及其制作方法。所述双扩散金属氧化物半导体包括：P型衬底、外延层、场氧、N型阱区、栅氧、多晶硅栅、P型基区、第一N型重掺杂区、第二N型重掺杂区以及P型重掺杂区。所述双扩散金属氧化物半导体具有更小的Ron×A。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地说，本专利技术涉及一种DM0S(双扩散金属氧化物半导体)器件及其制作方法。
技术介绍
开关电源被广泛应用于电能转换。其中，buck转换器(降压转换器)是其中众所周知的一种开关电源。buck转换器包括如图1所示耦接的上拉功率器件11、下拉功率器件12、电感13和电容14，其将输入电压Vin转化为较低的输出电压V,由于DMOS器件的优越性能，上述上拉功率器件11和下拉功率器件12通常选用DMOS器件。在高压应用场合(如输入电压Vin高于100V)，由于上拉DMOS需要N型掩埋层(NBL)来隔离衬底与体区，上拉DMOS的尺寸往往大于下拉DMOS的尺寸。因此上拉DMOS的击穿电压主要由其漂移区的掺杂决定。而下拉DMOS无需N型掩埋层，其可通过在N型阱至衬底间使用降低表面场技术，来维持高的击穿电压。但是，随着半导体行业的发展，需要更高的击穿电压和更小的RonXA(其中，Ron表示导通电阻，A表示器件面积)。
技术实现思路
因此本专利技术的目的在于解决现有技术的上述技术问题，提出一种改进的双扩散金属氧化物半导体。根据上述目的，本专利技术提出了一种双扩散金属氧化物半导体，包括:P型衬底；形成在P型衬底上的外延层；形成在外延层上的场氧；形成在外延层内的N型阱区；形成在外延层上的栅氧；形成在栅氧和场氧上的多晶硅栅；形成在外延层内的P型基区；形成在N型阱区内的第一 N型重掺杂区；形成在P型基区内的第二 N型重掺杂区；以及形成在P型基区内的P型重掺杂区，所述P型重掺杂区毗邻所述第二 N型重掺杂区。根据上述目的，本专利技术还提出了一种制作双扩散氧化物半导体的方法，包括:在衬底上形成外延层；在外延层内形成场氧和N型阱区；在外延层上形成栅氧；在栅氧和场氧上形成多晶硅栅；在多晶硅栅上形成正硅酸乙酯层；在外延层内形成P型基区；在外延层内形成与P型基区合并的深P型区；在N型阱区内形成第一 N型重掺杂区、在P型基区内形成第二N型重掺杂区和P型重掺杂区，所述P型重掺杂区毗邻第二 N型重掺杂区；在正硅酸乙酯层和栅氧上形成层间介质层；形成与第一 N型重掺杂区接触的漏极电极、与第二 N型重掺杂区和P型重掺杂区接触的源极电极。根据本专利技术各方面的上述双扩散金属氧化物半导体及其制作方法具有更小的RonXA0【附图说明】图1为现有buck电路结构示意图；图2示意性地示出了根据本专利技术一实施例的高压上拉DMOS 100的剖面图；图3示意性地示出了根据本专利技术另一实施例的高压上拉DMOS 200的剖面图；图4示意性地示出了根据本专利技术又一实施例的高压上拉DMOS 300的剖面图；图5示意性地示出了根据本专利技术又一实施例的高压上拉DMOS 400的剖面图；图6A?61示意性地示出了根据本专利技术又一个实施例的高压上拉DMOS的制作流程图。【具体实施方式】下面将详细描述本专利技术的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本专利技术。在以下描述中，为了提供对本专利技术的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是:不必采用这些特定细节来实行本专利技术。在其他实例中，为了避免混淆本专利技术，未具体描述公知的电路、材料或方法。在整个说明书中，对“ 一个实施例”、“实施例”、“ 一个示例”或“示例”的提及意味着:结合该实施例或示例描述的特定特征、结构或特性被包含在本专利技术至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称元件“耦接到”或“连接到”另一元件时，它可以是直接耦接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。在某些白光LED驱动器的应用中，半导体衬底和体区之间的电势差很低(如低于IV)。因此，本专利技术下述各实施例将NBL从上拉DMOS中移除，以减小器件体积，从而使器件具有较小的RonXA。图2示意性地示出了根据本专利技术一实施例的高压上拉DMOS 100的剖面图。在图2所示实施例中，高压上拉DMOS 100包括:P型衬底101 ;形成在P型衬底101上的外延层120 ;形成在外延层120上的场氧102 ;形成在外延层120内的N型阱区103 ;形成在外延层120上的栅氧104 ;形成在栅氧104和场氧102上的多晶硅栅105 ;形成在多晶硅栅105上的正娃酸乙酯(Tetra Ethyl Ortho Silicate)层112 ;形成在外延层120内的P型基区106 ；形成在N型阱区103内的第一 N型重掺杂区(如N+) 107 ;形成在P型基区106内的第二 N型重掺杂区(如N+) 108 ;形成在P型基区106内的P型重掺杂区(如P+) 109，其中P型重掺杂区109毗邻第二 N型重掺杂区108。在一个实施例中，高压上拉DMOS 100进一步包括:形成在正硅酸乙酯层112和栅氧104上的层间介质层115 ;与第一 N型重掺杂区107接触的漏极电极110 ;与第二 N型重掺杂区108和P型重掺杂区109接触的源极电极111。在一个实施例中，正硅酸乙酯层112的厚度大约为500.人。在一个实施例中，外延层120为P型掺杂。在其他一些实施例中，外延层120可为N型掺杂。在一个实施例中，N型阱区103作为漏极体区，P型基区106作为源极体区，第一N型重掺杂区107作为漏极接触区，第二 N型重掺杂区108作为源极接触区，P型重掺杂区109作为体接触区。在图2所示实施例中，场氧102具有浅沟道隔离结构(shallow-trenchisolation)。图3示意性地示出了根据本专利技术另一实施例的高压上拉DMOS 200的剖面图。图3所示高压上拉DMOS 200与图2所示高压上拉DMOS 100相似。与图2所示高压上拉DMOS100不同的是，在图3所示高压上拉DMOS 200中，其场氧102不具有浅沟道隔离结构。具体来说，图3所示高压上拉DMOS 200包括:P型衬底101 ;形成在P型衬底101上的外延层120 ;形成在外延层120上的场氧102 ;形成在外延层120内的N型阱区103 ;形成在外延层120上的栅氧104 ;形成在栅氧104和场氧102上的多晶硅栅105 ;形成在多晶硅栅105上的正娃酸乙酯(Tetra Ethyl Ortho Silicate)层112 ;形成在外延层120内的P型基区106 ；形成在N型阱区103内的第一 N型重掺杂区(如N+) 107 ;形成在P型基区106内的第二 N型重掺杂区(如N+) 108 ;形成在P型基区106内的P型重掺杂区(如P+) 109，其中P型重掺杂区109毗邻第二 N型重掺杂区108 ;与第一 N型重掺杂区107接触的漏极电极110 ;与第二 N型重掺杂区108和P型重掺杂区109接触的源极电极111。在图本文档来自技高网...

【技术保护点】
一种双扩散金属氧化物半导体，包括：P型衬底；形成在P型衬底上的外延层；形成在外延层上的场氧；形成在外延层内的N型阱区；形成在外延层上的栅氧；形成在栅氧和场氧上的多晶硅栅；形成在外延层内的P型基区；形成在N型阱区内的第一N型重掺杂区；形成在P型基区内的第二N型重掺杂区；以及形成在P型基区内的P型重掺杂区，所述P型重掺杂区毗邻所述第二N型重掺杂区。

【技术特征摘要】
2012.12.03 US 13/692,9841.一种双扩散金属氧化物半导体，包括: P型衬底； 形成在P型衬底上的外延层； 形成在外延层上的场氧； 形成在外延层内的N型阱区； 形成在外延层上的栅氧； 形成在栅氧和 场氧上的多晶硅栅； 形成在外延层内的P型基区； 形成在N型阱区内的第一N型重掺杂区； 形成在P型基区内的第二 N型重掺杂区；以及 形成在P型基区内的P型重掺杂区，所述P型重掺杂区毗邻所述第二 N型重掺杂区。2.如权利要求1所述的双扩散金属氧化物半导体，进一步包括: 形成在多晶硅栅上的正硅酸乙酯层； 形成在正硅酸乙酯层和栅氧上的层间介质层； 与第一 N型重掺杂区接触的漏极电极； 与第二 N型重掺杂区和P型重掺杂区接触的源极电极。3.如权利要求1所述的双扩散金属氧化物半导体，还包括:形成在外延层内与P型基区合并的深P型区。4.如权利要求3所述的双扩散金属氧化物半导体，其中所述P型基区和深P型区的接合处为圆形，且其曲率大于0.5 μ m。5.如权利要求1所述的双扩散金属氧化物半导体，还包括:形成在外延层内P型基区下的N型轻掺杂阱区。6.如权利...

【专利技术属性】
技术研发人员：吉扬永，马蒂·E·加内特，
申请(专利权)人：成都芯源系统有限公司，
类型：发明
国别省市：