具有垂直栅极的半导体元件及其制造方法技术

本发明专利技术公开了一种具有垂直栅极的半导体元件以及具有垂直栅极的半导体元件的制造方法，该方法包括：提供一基底；于基底中形成一凹槽；于凹槽的底部和侧壁形成一栅极介电层；形成一黏着层于凹槽中的栅极介电层上，其中黏着层是一金属氮硅化物层；及形成一栅极层于凹槽中的黏着层上。本发明专利技术形成金属氮硅化物黏着层具有避免于栅极介电层和栅极层间产生孔洞的优点。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其制造方法，尤其涉及一种。
技术介绍
随着半导体存储器元件集成度的增加，尺寸微缩且图案变得更精细。由于元件尺寸变得更小，栅极沟道的长度亦缩减，其会因短沟道效应，热载子效应等所产生的漏电流，导致元件操作速度或数据输入输出速率减慢。为避免上述情形，业界提出垂直栅极的技术。在传统的栅极结构中，钨为用作栅极的主要材料。然而，对于高度先进的半导体技术，钨由于具有较大的晶格尺寸，并不适用于具有较小尺寸的垂直栅极的材料。因此，需要找到可适用于垂直栅极晶体管的垂直栅极适合的材料和其相关工艺。
技术实现思路
根据上述，本专利技术提供一种具有垂直栅极的半导体元件的制造方法，包括:提供一基底；于基底中形成一凹槽；于凹槽的底部和侧壁形成一栅极介电层；形成一黏着层于凹槽中的栅极介电层上，其中黏着层是一金属氮硅化物层；及形成一栅极层于凹槽中的黏着层上。本专利技术提供一种具有垂直栅极的半导体兀件，包括:一基底，包括一凹槽；一栅极介电层，位于凹槽的底部和侧壁上；一黏着层，位于凹槽中的栅极介电层上，其中黏着层是一金属氮硅化物层；及一栅极层，位于凹槽中的黏着层上。本专利技术形成金属氮硅化物黏着层具有避免于栅极介电层和栅极层间产生孔洞的优点，且可防止此孔洞衍生出的相关问题。更甚者，金属氮硅化物黏着层可减少晶体管的垂直栅极的阻值。为让本专利技术的特征能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。【附图说明】图1A?图1C显示具有垂直栅极的半导体元件的制造方法中间步骤的剖面图。图2A?图2C显示本专利技术一实施例具有垂直栅极的半导体元件的制造方法中间步骤的剖面图。上述附图中的附图标记说明如下:[0011 ] 102?基底；104?栅极介电层；106?凹槽；108?掩膜层；110?多晶硅层；112?栅极层；114?孔洞；202?基底；204~凹槽；205~多晶硅层；206~掩膜层；208~栅极介电层；210~黏着层；212~栅极层。【具体实施方式】以下详细讨论实施本专利技术的实施例。可以理解的是，实施例提供许多可应用的专利技术概念，其可以较广的变化实施。所讨论的特定实施例仅用来专利技术使用实施例的特定方法，而不用来限定专利技术的范畴。以下根据图1A~图1C描述具有垂直栅极的半导体元件的制造方法。请参照图1A，提供一适用于制造集成电路的基底102。基底102可以半导体材料形成，例如硅、锗化硅、碳化硅、砷化镓或其它适合的半导体材料。后续，形成一掩膜层108于基底102上。接着，以光刻和蚀刻工艺将掩膜层108图案化。其后，使用掩膜层108作为一掩膜，蚀刻基底102，将基底102图案化，以形成一凹槽106。掩膜层108可包括氧化娃、氮化娃或上述的组合。掩膜层108较佳包括氮化硅。沿着凹槽106的侧壁和底部表面形成一栅极介电层104。栅极介电层104可包括氧化硅、氮化硅或高介电常数材料，例如Ta205、HfO2, HSiOx, A1203、InO2,La2O3> ZrO2或TaO2。形成一多晶娃层110于基底102和掩膜层108间。可于多晶娃层110中形成一源极区及/或漏极区。请参照图1B，形成一栅极层112 (较佳包括氮化硅)于凹槽106中和栅极介电层104上，且后续进行一退火工艺。请参照图1C，在退火步骤后，栅极介电层104和栅极层112的界面间会产生孔洞114。孔洞114会影响半导体元件的效能，且发现一些可靠度的问题与上述孔洞有关。以下根据图2A~图2C描述本专利技术一实施例具有垂直栅极的半导体元件的制造方法。请参照图2A，提供一适用于制造集成电路的基底202。基底202可以半导体材料形成，例如硅、锗化硅、碳化硅、砷化镓或其它适合的半导体材料。在一较佳的实施例中，基底202是由硅组成。后续，形成一掩膜层206于基底上。接着，以光刻和蚀刻工艺将掩膜层206图案化。其后，使用掩膜层206作为一掩膜，蚀刻基底202，将基底202图案化，以形成一凹槽204。在一实施例中，掩膜层206可包括氧化硅、氮化硅或上述的组合，掩膜层206较佳包括氮化硅。沿着凹槽204的侧壁和底部表面形成一栅极介电层208，栅极介电层208可包括氧化硅、氮化硅或高介电常数材料，例如Ta205、Hf02、HSi0x、Al203、InO2、La2O3、ZrO2或Ta02。形成一多晶娃层205于基底202和掩膜层206间。在一实施例中，可于多晶娃层205中形成一源极区及/或漏极区。请参照图2B，形成一黏着层210于凹槽204中和掩膜层206上。在一实施例中，黏着层210是一金属氮硅化物，特别是，金属氮硅化物可以是虬51(1_!￡)化其中金属(M)可以是钛、钽或钨，且X的范围可以是0.1~0.9，较佳为0.3~0.6。在一较佳实施例中，金属(M)是钛,且黏着层210是钛氮娃化物。钛氮娃化物可以循序式气流沉积(sequential flowdeposition,简称SFD)的技术形成。以下叙述描述形成钛氮娃化物的工艺步骤:将TiCl4、He和N2经由一第一气体管线导入一化学气相沉积室，且将NH3和N2经由一第二气体管线导入上述沉积室，以进行一第一沉积步骤。管线中可加入He、Ar或其它钝气的单独或混合气体。在一范例中，上述工艺步骤可采用以下工艺条件=TiCl4的流量约为50mg/min~350mg/min,经由第一管线导入第一沉积室,且NH3的流量约为IOOsccm~500sccm,经由第二管线导入上述沉积室。总压力可以约为5torr?30torr,基座的温度可以约为400°C?700°C。在TiCl4和NH3进行反应后，进行一第一清除(purge)步骤，以移除反应中产生的副产物。不希望产生的副产物可能会影响后续沉积薄膜于钛氮化硅层上的黏着性。上述清除步骤提供清除气体至工艺室，后续排除清除气体和反应中产生的副产物。清除气体可以为n2、h2、He、Ar、Ne、Xe或上述的组合。一般来说，提供至工艺室的清除气体的流量约为lOOsccm?IOOOsccm,时间最多约为5分钟。后续，将NH3导入沉积室，以进行一第一氮化步骤。接着，进行一第二清除(purge)步骤，其中上述清除步骤提供清除气体至工艺室，后续排除清除气体和反应中产生的副产物。清除气体可以为N2、H2、He、Ar、Ne、Xe或上述的组合。其后，将形成的层暴露在含硅气体下，使硅混入氮化钛层中，将其转变成钛氮硅化(TiSiN)层。含硅气体可以例如为SiH4*Si2H6。含硅气体可以下列气体混合:H2、N2、Ar或He。一般来说，硅化物的形成步骤的工艺条件可如下:含娃气体的流量约为20sccm?3000sccm,总压力约为0.5torr?20torr,温度约为500°C?700°C。当含硅气体与H2混合，含硅气体与H2的比例较佳大于I。硅化物的形成步骤的工艺条件更佳可如下:含娃气体的流量约为80sccm, H2的流量约为450sccm,总压力约为5ton.，温度约为650°C。后续，将NH3和N2经由第二管线导入沉积室，以进行一第二氮化步骤，完成一次循环(cycle)的沉积。本专利技术实施例可重复上述循环5?20次，形成钛氮娃化物。在本专利技术一实施例中，黏着层的厚度可以为5nm?20nm。本专利技术可使用额外的工艺室，且上述的参数本文档来自技高网...

【技术保护点】
一种具有垂直栅极的半导体元件的制造方法，其特征在于，包括：提供一基底；于该基底中形成一凹槽；于该凹槽的底部和侧壁形成一栅极介电层；形成一黏着层于该凹槽中的该栅极介电层上，该黏着层是一金属氮硅化物层；及形成一栅极层于该凹槽中的该黏着层上。

【技术特征摘要】
2012.07.23 US 13/555,6401.一种具有垂直栅极的半导体元件的制造方法，其特征在于，包括: 提供一基底； 于该基底中形成一凹槽； 于该凹槽的底部和侧壁形成一栅极介电层； 形成一黏着层于该凹槽中的该栅极介电层上，该黏着层是一金属氮娃化物层；及 形成一栅极层于该凹槽中的该黏着层上。2.根据权利要求1所述的具有垂直栅极的半导体元件的制造方法，其特征在于，该金属包括钛、钽或鹤。3.根据权利要求1所述的具有垂直栅极的半导体元件的制造方法，其特征在于，该栅极层包括氮化钛。4.根据权利要求1所述的具有垂直栅极的半导体元件的制造方法，其特征在于，于该基底中形成凹槽的步骤包括: 于该基底上形成一掩膜层； 以光刻和蚀刻工艺图案化该掩膜层；及 使用该掩膜层作为一掩膜，蚀刻该基底。5.根据权利要求4所述的具有垂直栅极的半导体元件的制造方法，其特征在于，该掩膜层包括氮化钛。6.根据权利要求4所述的具有垂直栅极的半导体元件的制造方法，其特征在于，还包括于该基底和该掩膜层间形成一多晶娃层。7.根据权利要求6所述的具有垂直栅极的半导体元件的制造方法，其特征在于，还包括于该多晶硅层中形成源极/漏极区。8.根据权利要求1所述的具有垂直栅极的半导体元件的制造方法，...

【专利技术属性】
技术研发人员：梁雯萍，林江宏，苏国辉，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：