一种存储器放电电路制造技术

本申请提供了一种存储器放电电路，以解决传统的放电电路中正负电压放电速度不能控制的问题。所述电路包括：PMOS管组成的P管电流镜；NMOS管组成的N管电流镜；负电压放电支路和正电压放电支路；通过控制接入到电路中的PMOS管的数量，控制正负电压放电电流的大小，在同一时间段内，使正负电压放电电流的速度相等。在整个放电过程中控制放电电流的速度，减轻了放电速度过快对存储器寿命的影响，延缓了存储器的性能衰减；并且通过调整开关闭合或断开的状态，分时间段进行放电，提高了放电的平稳性。

【技术实现步骤摘要】
【专利摘要】本申请提供了一种存储器放电电路，以解决传统的放电电路中正负电压放电速度不能控制的问题。所述电路包括：PMOS管组成的P管电流镜；NMOS管组成的N管电流镜；负电压放电支路和正电压放电支路；通过控制接入到电路中的PMOS管的数量，控制正负电压放电电流的大小，在同一时间段内，使正负电压放电电流的速度相等。在整个放电过程中控制放电电流的速度，减轻了放电速度过快对存储器寿命的影响，延缓了存储器的性能衰减；并且通过调整开关闭合或断开的状态，分时间段进行放电，提高了放电的平稳性。【专利说明】—种存储器放电电路
本申请涉及存储器放电
，特别是涉及一种存储器放电电路。
技术介绍
现有的存储器中，擦除操作是存储单元写入数据的必要步骤，它需要对存储单元的栅极(gate)加负电压(VNEG)，对阱(well)加正电压(VPW)。这两种电压一般都由电荷泵产生。擦除结束后，栅极电压和阱电压都要放电到GND(Ground，代表地或O)。放电速度太快会对存储器的寿命产生负面的影响。传统的放电电路如图1所示，存储单元栅极上的负电压和阱上的正电压，可以等效为一个电容CO，电容CO两端各有一个开关管DISP和DISN，放电电路分别对电容CO两端进行放电，传统的放电波形如图2所述，正负电压的放电速度较快，降低了存储器的使用寿命。而且，开关管DISP和DISN的导通能力受放电电压、电源电压、温度等因素影响，会出现电容CO两边放电速度不同的情况，由于放电速度不同也会产生干扰。
技术实现思路
本申请所要解决的技术问题是提供一种存储器放电电路，以解决传统的放电电路中正负电压放电速度不能控制的问题。为了解决上述问题，本申请公开了一种存储器放电电路，包括:PMOS管组成的P管电流镜；NMOS管组成的N管电流镜；负电压放电支路和正电压放电支路；其中，P管电流镜中的第一 PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流；P管电流镜中的第二 PMOS管的栅极接内部电流源Idisc，源极接内部电压VDDJf极接N管电流镜，用于复制放电电流； 除所述第一 PMOS管和所述第二 PMOS管之外，所述P管电流镜还包括η个PMOS管，所述η个PMOS管的源极分别与η个开关连接,栅极和漏极接内部电流源Idisc, η个PMOS管之间并联，用于控制放电电流的大小，η > I ；所述η个开关分别用于控制所述η个PMOS管是否接入电路；N管电流镜中的第一 NMOS管的漏极和栅极与第二 NMOS管的栅极接第二 PMOS管的漏极，第一 NMOS管的源极接地；N管电流镜中的第二 NMOS管的漏极接正电压放电支路，源极接地；当m个开关闭合时，m个PMOS管接入电路，负电压放电支路的放电电流为Idisc/m,正电压放电支路的放电电流为Idisc/m, η≥Ι,η≥m≥1,11和1]1为正整数；通过改变开关闭合或断开的状态，控制PMOS管接入电路的数量，调整放电的时间段。优选的，所述调整放电的时间段包括:当所述η个开关全部闭合时，电路中接入所述η个并联PMOS管，此时为第一放电时间段；通过逐个减少所述η个开关中处于闭合状态的开关数量，逐个减少电路中接入的并联PMOS管数量，每减少一个闭合开关的数量，调整为一个放电的时间段，直到剩余一个处于闭合状态的开关为止。优选的，所述负电压放电支路包括:负电压高压保护管、负电压高压开关管和负电压放电使能端。优选的，所述负电压高压保护管的源极接第一 PMOS管的漏极，栅极接地，漏极接负电压高压开关管。优选的，所述负电压高压保护管限制电路中所述负电压高压保护管所在位置处的电位，用于保护所述第一 PMOS管。优选的，所述负电压高压开关管的源极接负电压高压保护管的漏极，栅极接负电压放电使能端，漏极接负电压。优选的，所述正电压放电支路包括:正电压高压保护管、正电压高压开关管和正电压放电使能端。优选的，所述正电压高压保护管的源极接第二 NMOS管的漏极，栅极接内部电压，漏极接正电压高压开关管。优选的，所述正电压高压保护管限制电路中所述正电压高压保护管所在位置处的电位，用于保护所述第二 NMOS管。优选的，所述正电压高压开关管的源极接正电压高压保护管的漏极，栅极接正电压放电使能端，漏极接正电压。与现有技术相比，本申请包括以下优点:本申请提出的一种存储器放电电路，包括PMOS (Positive channe1-Metal-Oxide-Semiconductor, P沟道金属氧化物半导体)管组成的P管电流镜和NMOS (Negative channe1-Metal-Oxide-Semiconductor, N沟道金属氧化物半导体)管组成的N管电流镜以及正、负电压放电支路，通过控制接入到电路中的PMOS管的数量，控制正负电压放电电流的大小，在同一时间段内，使正负电压放电电流的速度相等。在整个放电过程中控制放电电流的速度，减轻了放电速度过快对存储器寿命的影响，延缓了存储器的性能衰减；并且通过调整开关闭合或断开的状态，分时间段进行放电，提高了放电的平稳性。【专利附图】【附图说明】图1是现有技术中一种存储器放电电路的电路图；图2是现有技术中放电电压的波形变化示意图；图3是本申请所述存储器擦除电压加载示意图；图4是本申请实施例一所述一种存储器放电电路示意图；图5是本申请实施例一所述正、负放电电压的波形变化示意图；图6是本申请实施例二所述一种存储器放电电路的优选方案示意图。【具体实施方式】为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本申请作进一步详细的说明。存储器的擦除(erase)操作是对存储单元写入数据的必要步骤，需要对存储单元的栅极(gate)加负电压(VNEG)，对阱(well)加正电压(VPW)。这两种电压一般都由电荷泵产生。擦除操作结束后，栅极电压和阱电压都要放电到GND，如图3所示，source为源极，drain为漏极。本申请提供的一种存储器放电电路，在传统的放电电路基础上，增加了 P管电流镜和 N 管电流镜，形成了 CMOS (Complementary-Metal-Oxide-Semiconductor,互补金属氧化物半导体)电路，并对正、负电压放电支路进行了改进；P管电流镜中的一部分PMOS管控制放电电流的大小，另一部分PMOS管复制放电电流；在正、负放电支路中增加了高压开关管和高压保护管。下面通过列举几个具体的实例详细介绍本申请提出的一种存储器放电电路。实施例一，详细介绍本申请所述一种存储器放电电路。参照图4，示出了本申请实施例一所述一种存储器放电电路示意图。本实施例所述存储器放电电路包括:内部电压VDD ;内部电流源Idisc ;PMOS管组成的P管电流镜；NMOS管组成的N管电流镜；以及，负电压放电支路和正电压放电支路；其中，所述P管电流镜包括第一 PMOS管MP3和第二 PMOS管MP4，以及3个PMOS管MPO、MPl 和 MP2 ；所述第一 PMOS管MP3的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流；所述第二 PMOS管MP4的栅极接内部电流源Idisc，源极接本文档来自技高网...

【技术保护点】
一种存储器放电电路，其特征在于，包括：PMOS管组成的P管电流镜；NMOS管组成的N管电流镜；负电压放电支路和正电压放电支路；其中，P管电流镜中的第一PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流；P管电流镜中的第二PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接N管电流镜，用于复制放电电流；除所述第一PMOS管和所述第二PMOS管之外，所述P管电流镜还包括n个PMOS管，所述n个PMOS管的源极分别与n个开关连接，栅极和漏极接内部电流源Idisc，n个PMOS管之间并联，用于控制放电电流的大小，n≥1；所述n个开关分别用于控制所述n个PMOS管是否接入电路；N管电流镜中的第一NMOS管的漏极和栅极与第二NMOS管的栅极接第二PMOS管的漏极，第一NMOS管的源极接地；N管电流镜中的第二NMOS管的漏极接正电压放电支路，源极接地；当m个开关闭合时，m个PMOS管接入电路，负电压放电支路的放电电流为Idisc/m，正电压放电支路的放电电流为Idisc/m，n≥1，n≥m≥1，n和m为正整数；通过改变开关闭合或断开的状态，控制PMOS管接入电路的数量，调整放电的时间段。...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘铭，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：