反及闸型快闪存储装置的制造方法制造方法及图纸

本发明专利技术揭示一种反及闸型快闪存储装置的制造方法。在具有第一、第二及第三区的半导体基底上形成一第一栅极氧化层，其中对应于第一及第二区的第一栅极氧化层具有第一厚度，而对应于第三区的第一栅极氧化层具有第二厚度。在第二及第三区的第一栅极氧化层上分别形成一第一栅极层及一第二栅极层。对第一区的第一栅极氧化层进行氧化处理，以形成具有第三厚度的一第二栅极氧化层。在第二栅极氧化层上依序形成一第三栅极层及一栅极间介电层。在第一栅极层、第二栅极层及栅极间介电层上分别形成一第四栅极层、一第五栅极层及一第六栅极层。

【技术实现步骤摘要】

本专利技术系有关于一种非挥发性存储装置，特别是有关于一种反及闸型(NANDtype)快闪存储装置的制造方法。
技术介绍
快闪存储器具有面积小、省电、高速和低操作电压等优点，因而广泛地运用于非挥发存储器技术中。反及闸型(NAND type)快闪存储器是快闪存储器的一种类型，其因具有大容量、耐撞击、杂讯少及轻薄短小等优点而成为数位相机、行动电话、印表机、个人数位助理(PDA)等产品的重要元件。在现行的反及闸型快闪存储装置制作中，为了将周边逻辑电路的高压及低压操作元件(即晶体管)制作整合于存储单元阵列的制作，高压及低压操作元件的栅极与每一存储单元的浮置栅极必须使用相同导电型(例如，η型)的掺杂的半导体层作为材料。如此一来，对于P型低压操作元件来说，会降低元件本身的电特性及效能。再者，由于低压操作元件的栅极介电层的厚度必须受限于存储单元的穿隧氧化(tunnel oxide)层的厚度。如此一来，并无法藉由降低低压操作元件的栅极介电层的厚度来提升元件本身的电特性及效倉泛。因此，有必要寻求一种，其能够改善或解决上述问题。
技术实现思路
本专利技术一实施例提供一种，包括:提供一半导体基底，其具有一第一区及邻接第一区的一第二区及一第三区；在半导体基底上形成一第一栅极氧化层，其中对应于第一及第二区的第一栅极氧化层具有一第一厚度，而对应于第三区的第一栅极氧化层具有大于第一厚度的一第二厚度；在第二及第三区的第一栅极氧化层上分别形成一第一栅极层及一第二栅极层，且露出位于第一区的第一栅极氧化层；对露出的第一栅极氧化层进行氧化处理，以形成具有一第三厚度的一第二栅极氧化层，其中第三厚度不同于第一及第二厚度；在第二栅极氧化层上依序形成一第三栅极层及一栅极间介电层；以及在第一栅极层、第二栅极层及栅极间介电层上分别形成一第四栅极层、一第五栅极层及一第六栅极层。附图说明图1A至图1J系绘示出根据本专利技术一实施例的剖面示意图。主要元件符号说明:10 第一区；20a 第二区；20b 第三区；Tl 第一厚度；T2 第二厚度；Τ3 第三厚度；100 半导体基底；102、102a、102b 第一栅极氧化层；104、122 半导体层；104a 第一栅极层；104b 第二栅极层；106 掩膜图案层；108 掩膜间隙壁；110 第二栅极氧化层；112 第三栅极层；112a 未掺杂的半导体层；112b 掺杂的半导体层；114 硬式掩膜层；116、117 开口；118 隔离结构；120 介电层；122a 第四栅极层；122b 第五栅极层；122c 第六栅极层；124、126、128 栅极间隙壁；130、140、142 金属硅化物层具体实施例方式以下说明本专利技术实施例的。然而，可轻易了解本专利技术所提供的实施例仅用于说明以特定方法制作及使用本专利技术，并非用以局限本专利技术的范围。图1A至图1J系绘示出根据本专利技术一实施例的剖面示意图。请参照图1A及图1B，提供一半导体基底100，例如一硅基底或其他半导体材料基底。半导体基底100具有一第一区10以及邻接第一区10的一第二区20a及一第三区20b。在本实施例中，第一区可作为反及闸型快闪存储装置的一单元阵列(cell array)区。再者，第二区20a及第三区20b可作为反及闸型快闪存储装置的一周边电路区。在一实施例中，第二区20a可位于第一区10与第三区20b之间，其中第二区20a可为低压操作元件区，而第三区20b可为高压操作元件区。接着，在半导体基底100上形成一第一栅极氧化层102，例如氧化硅层，其中对应于第一区10及第二区20a的第一栅极氧化层102具有一第一厚度Tl。再者，对应于第三区20b的第一栅极氧化层102具有大于第一厚度Tl的一第二厚度T2，如图1A所示。举例来说，第一厚度Tl可在30至50埃(A)的范围，而第二厚度T2可在300至500埃的范围。接下来，在第一栅极氧化层102上形成一半导体层104，例如是未掺杂的多晶硅层或是其他适当的半导体材料层，以供后续在周边电路区中制作高压及低压操作元件的栅极之用。在半导体层104上形成一掩膜层(未绘示)，例如氮化硅层。接着，利用习知光刻及蚀刻技术来图案化掩膜层，以在第二区20a及第三区20b的半导体层104上形成一掩膜图案层106,而露出位于第一区10的半导体层104。接下来，请参照图1B，可利用掩膜图案层106作为蚀刻掩膜，以进一步去除露出的半导体层104，而露出位于第一区10的第一栅极氧化层102，且在第二区20a及第三区20b的第一栅极氧化层102上分别形成一第一栅极层104a及一第二栅极层104b。请参照图1C，在图1B的结构上顺应性形成一掩膜层(未绘示)，例如氮化硅层。对掩膜层实施一非等向性(anisotropic)蚀刻，以在第二区20a的半导体层(即第一栅极层104a)的侧壁上形成一掩膜间隙壁108。之后，对露出的第一栅极氧化层102进行氧化处理，例如热氧化处理，以在第一区10形成具有一第三厚度T3的一第二栅极氧化层110，其中第三厚度T3不同于第一厚度Tl及第二厚度T2(标示于图1Α)。在本实施例中，第三厚度Τ3大于第一厚度Tl且小于第二厚度Τ2。举例来说，第三厚度Τ3可在70至80埃的范围。第二栅极氧化层110系作为单元阵列区中每一存储单元的穿遂氧化(tunnel oxide)层材料。如此一来，第二区20a的第一栅极氧化层102的厚度(即，第一厚度Tl)可不受限于第二栅极氧化层110的厚度(即，第三厚度T3)。接下来，请参照图1D，在去除图1C中的掩膜图案层106及掩膜间隙壁108之后，在第二栅极氧化层110 (即穿遂氧化层)上形成一第三栅极层112，以供后续在单元阵列区中制作存储单元的浮置栅极(floating gate, FG)之用。第三栅极层112可为一单层或一多层结构。在一实施例中，可在第一栅极层104a、第二栅极层104b及第二栅极氧化层110上依序形成一未掺杂的半导体层112a(例如，未掺杂的多晶娃层)及一掺杂的半导体层112b(例如，η型掺杂的多晶硅层)。之后，可利用习知光刻及蚀刻技术来图案化未掺杂半导体层112a及一掺杂的半导体层112b，以去除位于第一栅极层104a、第二栅极层104b上的未掺杂的半导体层112a及一掺杂的半导体层112b，而在第二栅极氧化层110形成具有多层结构的第三栅极层112。请参照图1E，在第一栅极层104a、第二栅极层104b及第三栅极氧化层112上依序形成一硬式掩膜(hard mask)层114及一光阻层(未绘示)。之后，可透过习知光刻及蚀刻制程，在硬式掩膜层114内形成用以定义隔离区的开口 116。接着，依序蚀刻开口 116下方的栅极层(例如，第一栅极层104a、第二栅极层104b及第三栅极氧化层112)、栅极氧化层(例如，第一栅极氧化层102及第二栅极氧化层110)以及半导体基底100，以在半导体基底100内形成复数个开口 117。开口 117系供后续形成隔离结构之用。位于开口 117之间的区域系作为主动区(active area, AA)。需注意的是图1E所示的剖面是垂直每一存储单元的位元线方向(或平行于每一存储单元的字元线方向)。请参照图1F，在去除硬式掩膜层114之后，可透过习知沉积技术，例如本文档来自技高网...

【技术保护点】
一种反及闸型快闪存储装置的制造方法，其特征在于，所述的方法包括：提供一半导体基底，其具有一第一区及邻接该第一区的一第二区及一第三区；在所述的半导体基底上形成一第一栅极氧化层，其中对应于所述的第一及所述的第二区的所述的第一栅极氧化层具有一第一厚度，而对应于所述的第三区的所述的第一栅极氧化层具有大于所述的第一厚度的一第二厚度；在所述的第二及所述的第三区的所述的第一栅极氧化层上分别形成一第一栅极层及一第二栅极层，且露出位于所述的第一区的所述的第一栅极氧化层；对所述的露出的所述的第一栅极氧化层进行氧化处理，以形成具有一第三厚度的一第二栅极氧化层，其中所述的第三厚度不同于所述的第一及所述的第二厚度；在所述的第二栅极氧化层上依序形成一第三栅极层及一栅极间介电层；以及在所述的第一栅极层、所述的第二栅极层及所述的栅极间介电层上分别形成一第四栅极层、一第五栅极层及一第六栅极层。

【技术特征摘要】

【专利技术属性】
技术研发人员：蒋汝平，廖修汉，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：