ESD保护电路单元制造技术

一种用于单元库的保护单元。保护单元限定用于IC的保护电路，IC包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2。保护电路包括来自由P型二极管和栅极VddPMOS组成的组的第一器件。第一器件连接在连接至Vdd2的第一电源总线和被驱动器件的输入之间。被驱动器件的输入通过电阻器连接至驱动器件的输出。从包括N型二极管和接地栅极NMOS的组中提供对应于第一器件的第二器件。第二器件连接在被驱动器件的输入和接地总线之间。还提供了ESD保护电路单元。

【技术实现步骤摘要】

所公开的电路和方法涉及集成电路。更具体地，所公开的系统和方法涉及用于集成电路的静电放电(“ESD”)保护。
技术介绍
随着集成电路(“1C”)器件的不断缩小，当前的趋势为制造以下集成电路:具有更浅的结深度、更薄的栅极氧化物、轻掺杂漏极(“LDD”)结构、浅沟槽隔离(“STI”)结构和自对准硅化物(“自对准多晶硅化物”)工艺，所有这些都用于先进的亚四分之一微米互补金属氧化物半导体(“CMOS”)技术。由于ESD事件，所有这些工艺都引起相关的CMOS IC产品变得更容易遭受损害。因此，在芯片上建立ESD保护电路以保护IC上的器件和电路免受ESD损害。随着半导体处理技术的进步，MOS晶体管的栅极介电层变得更薄且越来越容易受到由ESD电流所引起的损害。当MOS晶体管用于多电源域电路(mult1-power domaincircuitry)时，该问题变得更加严重。二极管模块通常连接至两个电源域之间的I/O接地总线。当发生ESD时，二极管模块可以导致ESD电流流经除I/O接地总线(作为期望路径)之外的损害路径，从而损害薄栅极介电层MOS晶体管。根据ESD协会的组件充电模式(Charge Device Model, CDM)路标，随着较大电容IC封装件的出现，更高的电容将导致相对较高幅度的放电峰值电流水平，从而产生了新的挑战。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种集成电路包括:驱动器件，具有第一电源电压Vddl和输出；以及被驱动器件，具有输入和第二电源电压Vdd2 ;保护电路，所述保护电路包括:第一电源总线，连接至Vdd2 ;第一接地总线，连接至接地电源电压，所述第一接地总线被配置成使得所述第一电源总线和所述第一接地总线之间的距离与所述被驱动器件的电源总线和所述被驱动器件的接地总线之间的距离相匹配；第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在所述第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和所述接地总线之间。在该保护电路中:所述第一器件被定位为在所述被驱动器件的PMOS的附近，所述被驱动器件的PMOS连接至所述被驱动器件的输入，以及所述第二器件被定位为在所述被驱动器件的NMOS的附近，所述被驱动器件的NMOS连接至所述被驱动器件的输入。在该保护电路中，所述保护电路的所述第一电源总线、所述第一接地总线、所述第一器件和所述第二器件形成具有第一单元高度的第一单位单元，以及所述保护电路还包括第二单位单元，所述第二单位单元具有第二单元高度，所述第二单元高度等于所述第一单元高度，所述第二单位单元具有连接至所述第一电源总线的第二电源总线，所述第二单位单元具有连接至第一接地总线的第二接地总线，所述第二单位单元的第一器件连接在所述第二电源总线和所述被驱动器件的输入之间，所述第二单位单元的第二器件连接在所述被驱动器件的输入和接地总线之间，所述第二单位单元被放置为与所述第一单位单元相邻。在该保护电路中，所述第一器件为P型二极管，具有:第一 N+区域和第二 N+区域，通过第三N+区域连接；以及P+区域，位于所述第一 N+区域和所述第二 N+区域之间，所述N+区域连接至Vdd2，所述P+区域连接至所述被驱动器件的输入，以及所述第二器件为N型二极管，具有:第一 P+区域和第二 P+区域以及N+区域，所述N+区域与所述第一 P+区域和所述第二 P+区域相邻，所述P+区域接地，所述N+区域连接至所述被驱动器件的输入。该保护电路还包括:至少一个伪图案，与所述第一器件的第一 N+区域或第二 N+区域和/或所述第二器件的第一 P+区域或第二 P+区域相邻，在从电源总线到接地总线的方向上配置所述伪图案。在该保护电路中，所述第一器件为栅极Vdd PM0S，具有:第一 N+区域和第二 N+区域，通过第三N+区域连接；以及多个P+区域，位于所述第一 N+区域和所述第二 N+区域之间，所述N+区域和内部的一个P+区域连接至Vdd2，外部的P+区域连接至所述被驱动器件的输入；以及栅电极，连接至Vdd2，所述栅电极具有位于所述多个P+区域之间和上方的部分，以及所述第二器件为栅极接地NM0S，具有:第一 P+区域和第二 P+区域，通过第三P+区域连接；以及多个N+区域，位于所述第一 P+区域和所述第二 P+区域之间，所述P+区域和内部的一个N+区域接地，外部的N+区域连接至所述被驱动器件的输入；以及栅电极，所述栅电极接地且具有位于所述多个N+区域之间和上方的部分。根据本专利技术的另一方面，提供了一种持久性计算机可读存储介质，利用用于电子设计自动化(EDA)工具的单元库进行编码，所述单元库具有用于实施对应功能的多个单元设计，其中，所述单元库包括:至少一个保护单元，限定用于集成电路的保护电路，集成电路包括:驱动器件，具有第一电源电压Vddl和输出；以及被驱动器件，具有输入和第二电源电压Vdd2，所述保护电路包括:第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在与Vdd2连接的第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和接地总线之间；以及接收单元，用于至少对所述被驱动器件的输入进行布局，其中，所述保护单元的单元高度与所述接收单元的单元高度相同。在该计算机可读存储介质中，所述保护单元被配置成使得所述第一电源总线和所述第一接地总线之间的距离与所述被驱动器件的电源总线和所述被驱动器件的接地总线之间的距离相匹配。在该计算机可读存储介质中，所述保护单元和所述接收单元被配置成直接邻接。该计算机可读存储介质还包括:第二保护单位单元，被配置成直接与所述保护单元邻接，所述第二单位单元具有被配置成连接至所述第一电源总线的第二电源总线，所述第二保护单位单元具有被配置为连接至所述第一接地总线的第二接地总线，所述第二保护单位单元的第一器件连接在所述第二电源总线和所述被驱动器件的输入之间，所述第二单位单元的第二器件连接在所述被驱动器件的输入和所述接地总线之间。在该计算机可读存储介质中，所述第一器件为P型二极管，具有:第一 N+区域和第二 N+区域，通过第三N+区域连接；以及P+区域，位于所述第一 N+区域和所述第二 N+区域之间，所述N+区域连接至Vdd2，所述P+区域连接至所述被驱动器件的输入，以及所述第二器件为N型二极管，具有:第一 P+区域和第二 P+区域，通过第三N+区域连接；以及N+区域，位于所述第一 P+区域和所述第二 P+区域之间，所述P+区域接地，所述N+区域连接至所述被驱动器件的输入。该计算机可读存储介质还包括:第二保护单元，被配置为与所述第一保护单元邻接，所述第二保护单元包括:P型二极管，具有:第一 N+区域和第二 N+区域；以及P+区域，位于所述第一 N+区域和所述第一保护单元的P型二极管的所述第一 N+区域和所述第二本文档来自技高网...

【技术保护点】
一种集成电路包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2；保护电路，所述保护电路包括：第一电源总线，连接至Vdd2；第一接地总线，连接至接地电源电压，所述第一接地总线被配置成使得所述第一电源总线和所述第一接地总线之间的距离与所述被驱动器件的电源总线和所述被驱动器件的接地总线之间的距离相匹配；第一器件，来自由P型二极管和栅极Vdd?PMOS组成的组，所述第一器件连接在所述第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和所述接地总线之间。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：陈柏廷，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：