时间及单元解交织电路及执行时间及单元解交织处理的方法技术

执行时间及单元解交织的方法，对一交织信号进行时间解交织处理及单元解交织处理，该交织信号包含多个单元，该方法包含：提供第一存储器，用来储存该多个单元，每次写入及读取是以一单元组为单位，该单元组包含K个单元，K为大于1的正整数；提供第二存储器，用来储存读取自该第一存储器的该多个单元；自该第一存储器读取该多个单元，并依据多个交换规则的一写入规则写入该第二存储器，写入该第二存储器的连续K个单元是来自同一单元组；以及依据该多个交换规则的一读取规则将该多个单元读出该第二存储器，使读取自该第二存储器的该多个单元完成时间解交织处理及单元解交织处理。

【技术实现步骤摘要】

本专利技术是关于时间及单元解交织的电路与方法，尤其是关于可以减少对系统存储器的存取次数的时间及单元解交织的电路与方法。
技术介绍
一般而言，地面数字视频广播(digitalvideobroadcasting-terrestrialsecondgeneration,DVB-T2)的广播信号在发送之前会先将数据经过单元交织(Cell-interleaving,CI)处理及时间交织(Time-interleaving,TI)处理以尽可能降低传输过程中各种干扰对传输数据的影响，接收端才可以取得正确的传输数据，而信号接收端在接收信号后必须先经过时间解交织(Timede-interleaving)处理及单元解交织(Cellde-interleaving)处理才能将数据正确解码。请参阅图1，其是已知信号接收端的功能方块图。信号接收端100包含解调电路(demodulator)110、频率解交织(frequencyde-interleaving)电路120、时间解交织电路130、单元解交织电路140、去映射(de-mapping)电路150以及解码电路160。输入信号为调制过后的信号(例如基于正交分频多工(orthogonalfrequencydivisionmultiplexing,OFDM)的正交振幅调制(quadratureamplitudemodulation,QAM)信号)，经过解调电路110处理后所得到的交织信号包含两个正交的分量(I、Q)及信号噪声比(signaltonoiseratio,SNR)等信息，之后经由频率解交织电路120、时间解交织电路130、单元解交织电路140的解交织处理后，使这些信息以正确的顺序重新排列，再经过去映射电路150的处理后还原成比特信息，最后经由解码电路160的处理后(例如低密度奇偶检查(Low-densityparity-check,LDPC)及BCH解码)得到传输数据。时间交织的处理是以一个TI区块为单位，每一个TI区块包含NFEC个向前错误校正(forwarderrorcorrection,以下简称FEC)区块，而每个FEC区块包含Ncell个单元(cell)。假设一个TI区块包含4个FEC区块(NFEC＝4)，每个FEC区块包含40个单元(Ncell＝40)，在传送端执行时间交织处理时，其动态随机存取存储器(dynamicrandomaccessmemory,DRAM)的大小设定为Nr列及Nc栏，其中Nr为Ncell/5(此例中等于8)，Nc为NFEC×5(此例中等于20)。请参阅图2a及图2b，其是已知用于时间交织处理的存储器的配置图。存储器的大小为Nr×Nc个单元，每一格的数字代表所写入/读出(图2a为写入的顺序，图2b为读出的顺序)的存储器地址的顺序。在此例中，存储器每次写入/读出的字组(word)大小等于一个单元的大小(例如都为32bits)，在图2a的写入程序中，从左上角开始直向依序写入单元，写满一栏后再换至下一栏，而在图2b的读出程序中，从左上角开始横向依序读出单元，读完一列后再换下一列，若图2a中写入的地址顺序亦代表写入的单元的编号，则写入的单元的编号顺序为：0、1、2、3、…、79、80、…、158、159，而读出的单元的编号顺序为：0、8、16、24、…、155、4、…、151、159，因此达到将单元分散的效果。请参阅图3，其是已知信号接收端的时间解交织电路及单元解交织电路的功能方块图。时间解交织电路130包含DRAM132、写入地址产生器134及读取地址产生器136。借由写入地址产生器134及读取地址产生器136的控制，写入TI区块的每个单元时从DRAM132的左上角开始直向依序写入，满一栏后再换至下一栏，而读取时从DRAM132的左上角开始横向依序读出，读完一列后再换下一列，以完成时间解交织处理，然而其栏与列的个数分别等于传送端的列与栏的个数，因此DRAM132的大小设计为Nc×Nr(如果以横向的顺序写入DRAM132，而以直向的顺序读出，则DRAM132的大小为Nr×Nc)。请参阅图4a及图4b，其是已知用于时间解交织处理当存储器频宽与单元大小相同时的存储器读写地址的顺序。同样的，每一格的数字代表所写入/读出(图4a为写入的顺序，图4b为读出的顺序)的存储器地址的顺序，而且DRAM132每次写入/读出的字组大小同样等于一个单元的大小。因此在图4a的写入程序中，从左上角开始直向依序写入单元，写满一栏后再换至下一栏，而在图4b的读出程序中，从左上角开始横向依序读出单元，读完一列后再换下一列。DRAM132所收到的单元编号的顺序即为单元交织后的顺序：0、8、16、24、…、155、4、…、151、159，以图4a的顺序写入DRAM132后，单元编号在DRAM132中的排列正好与图4b所示的读取顺序的号码相同，因此从DRAM132所读出的单元的编号顺序为：0、1、2、3、…、79、80、…、158、159，而完成时间解交织的处理(共需对DRAM132写入/读取160+160＝320次)。之后单元解交织电路140再以FEC区块为单位(单元编号0～39为第0个FEC区块、单元编号40～79为第1个FEC区块，以此类推)，利用CDI(CellDe-interleaving，单元解交织)寄存器142(一般以SRAM实作)依据交换规则(permutationrule)进行单元解交织的处理。请参阅图5，其是已知CDI寄存器142的单元的储存状态、交换规则以及输出顺序的示意图。左边的图表示第0个FEC区块在CDI寄存器142中的储存地址，每一列右侧的数字(3、7、11、…)代表存储器地址(第一列所对应的存储器地址为0～3，第二列对应4～7…)，CDI寄存器142依存储器地址由小至大的顺序将接收的单元依序填入。中间的图为单元解交织处理的交换规则的示意图，数字代表应该读取的存储器地址，从左上角开始横向依序读出，读完一列再换至下一列，因此存储器地址的读取顺序为地址0、地址32、地址1、…、地址10、地址37、地址2、…、地址34，因为单元的储存地址正好与其编号相同，所以CDI寄存器142的输出顺序为0、32、1、…、34(如右边的图所示)，而完成单元解交织处理。为了适应系统单芯片(systemonchip,SoC)设计的潮流，时间解交织电路130所使用的DRAM132必须与系统的其他电路共用，然而因为DRAM132的频宽有限，因此每个电路皆必须尽可能减少对DRAM132的存取次数，才不致于拖累系统的效能。减少DRAM132存取次数的方法之一，便是增加其频宽，使每次读写的字组增大。假设DRAM132的频宽变为原来的4倍(字组变为128bits，每次读写4个单元)，存储器的配置虽不变(同样为20×8)，但其写入/读出的地址顺序则会改变。请参阅图6a及图6b，其是已知用于时间解交织处理当存储器频宽为单元大小的4倍时存储器中单元的储存地址及读写顺序的一示意图。直向的数字(0～159)代表单元的编号，横向的数字(图6a为0～39，图6b为0～159)代表写入/读取的顺序。图5a为写入DRAM132的顺序，写入时同样从左上角开始直向依序写入字组，第0本文档来自技高网...

【技术保护点】
一种时间及单元解交织电路，位于一通讯系统的信号接收端，用来对一交织信号进行时间解交织处理及单元解交织处理，该交织信号包含多个单元，该时间及单元解交织电路包含：一第一存储器，用来储存该多个单元；一储存控制电路，用来控制该第一存储器的存取操作，该存取操作是以一单元组为单位，该单元组包含K个单元，K为大于1的正整数；一第二存储器，用来储存读取自该第一存储器的该多个单元；以及一规则产生单元，用来产生多个交换规则，并依据该多个交换规则的一写入规则将读取自该第一存储器的该多个单元写入该第二存储器，使写入该第二存储器的连续K个单元是来自同一单元组，以及依据该多个交换规则的一读取规则将储存于该第二存储器的该多个单元读出该第二存储器，使读取自该第二存储器的该多个单元完成时间解交织处理及单元解交织处理。

【技术特征摘要】
2015.07.07 TW 1041220181.一种时间及单元解交织电路，位于一通讯系统的信号接收端，用来对一交织信号进行时间解交织处理及单元解交织处理，该交织信号包含多个单元，该时间及单元解交织电路包含：一第一存储器，用来储存该多个单元；一储存控制电路，用来控制该第一存储器的存取操作，该存取操作是以一单元组为单位，该单元组包含K个单元，K为大于1的正整数；一第二存储器，用来储存读取自该第一存储器的该多个单元；以及一规则产生单元，用来产生多个交换规则，并依据该多个交换规则的一写入规则将读取自该第一存储器的该多个单元写入该第二存储器，使写入该第二存储器的连续K个单元是来自同一单元组，以及依据该多个交换规则的一读取规则将储存于该第二存储器的该多个单元读出该第二存储器，使读取自该第二存储器的该多个单元完成时间解交织处理及单元解交织处理。2.如权利要求1所述的时间及单元解交织电路，其特征在于，该交织信号是包含多个向前错误校正区块，该多个交换规则是包含一个该写入规则及K个读取规则，该写入规则适用每一向前错误校正区块，该K个读取规则分别适用于该多个向前错误校正区块中不同的向前错误校正区块。3.如权利要求2所述的时间及单元解交织电路，其特征在于，该规则产生单元依据该写入规则将该多个单元以自该第一存储器读出的顺序依序写入该第二存储器。4.如权利要求1所述的时间及单元解交织电路，其特征在于，该交织信号是包含多个向前错误校正区块，该多个交换规则是包含一个该读取规则及K个写入规则，该读取规则适用每一向前错误校正区块，该K个写入规则分别适用于该多个向前错误校正区块中不同的向前错误校正区块。5.如权利要求4所述的时间及单元解交织电路，其特征在于，该规则产生单元依据该写入规则将该多个单元写入该第二存储器的结果是等同于该多个单元以时间解交织后的顺序依序写入该第二存储器的结果，并且该读取规则是为单元解交织处理的规则。6.如权利要求1所述的时间及单元解交织电路，更包括：一暂存存储器，用来于该多个单元写入该第一存储器之前暂存该多个单元的部分，以安排该多个单元写入至该存储器模块的顺序；以及一选择单元，用来选择将该交织信号的该多个单元写入该第一存储器及将暂存于该暂存存储器的该多个单元写入该第一存储器二者其中之一。7.如权利要求6所述的时间及单元解交织电路，其特征在于，在时间解交织处理及单元解交织处理过程中，对同一单元组而言，对该第一存储器的写入及读取操作次数各为一次。8.如权利要求6所述的时间及单元解交织电路，其特征在于，该交织信号的一时间区块包含N个向前错误校正区块，该暂存存储器是至少可同时储存N×(K-1)个单元，N为大于1的正整数。9.一种执行时间及单元解交织处理的方法，应用于一通讯系统的信号接收端，用来对一交织信号进行时间解交织处理及单元解交织处理，该交织信号包含多个单元，该方法包含：提供一第一存储器，用来储存该多个单元，每次写入及读取是以一单元组为单位，该单元组包含K个单元，K为大于1的正整数；提供一第二存储器，用来储存读取自该第一存储器的该多个单元；自该第一存储器读取该多个单元，并依据多个交换规则的一写入规则写入该第二存储器，写入该第二存储器的连续K个单元是来自同一单元组；以及依据该多个交换规则的一读取规则将...

【专利技术属性】
技术研发人员：王俊杰，
申请(专利权)人：晨星半导体股份有限公司，
类型：发明
国别省市：中国台湾;71