执行单元内的数据转发系统和方法技术方案

在一实施例中，揭示一种方法，所述方法包括在执行单元处的回写阶段期间将与来自第一指令的执行的待写入到寄存器堆的结果相关联的写入识别符与同具有多个执行单元的交错式多线程（ＩＭＴ）处理器内的执行管线处的第二指令相关联的读取识别符比较。当所述写入识别符与所述读取识别符匹配时，所述方法进一步包括将所述结果存储在所述执行单元的本机存储器处以供所述执行单元在后续读取阶段中使用。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及执行单元内的数据转发系统及方法。
技术介绍
在常规处理器中，指令的执行可能需要若干阶段。在程序序列内，依赖于数据的 指令通常经分离以允许用于经由所述阶段中的每一者处理第一指令及用于在执行使用来 自第一指令的结果的第二指令之前将结果写入到寄存器的时间。在此例子中，可使用若干 不依赖于数据的指令来分离指令序列内的依赖于数据的指令，以允许用于产生结果且于在 执行后续指令时需要所述结果之前存储所述结果的时间。通过使用不依赖于数据的指令 来分离依赖于数据的指令，可通过允许处理器管线在或接近容量下操作而减少管线暂停 (pipeline stall)。现代编译器试图通过以无序方式执行指令来减少执行管线单元暂停。确切地说， 将不依赖于数据的指令及/或准备好执行的指令放置在尚未准备好的指令(亦即，可为依 赖于数据的指令，其中尚未根据另一执行指令确定所述数据)之前。通常，可使用编译器应 用程序来辨别所述依赖于数据的指令，且可在程序序列内组织指令以通过在程序序列内将 依赖于数据的指令与对应的数据产生指令间隔开来减少管线暂停。
技术实现思路
在特定实施例中，揭示一种方法，所述方法包括在执行单元处的同写阶段期间将 与来自第一指令的执行的待写入到寄存器堆的结果相关联的写入识别符与同具有多个执 行单元的交错式多线程(IMT)处理器内的执行管线处的第二指令相关联的读取识别符比 较。当写入识别符与读取识别符匹配时，所述方法进一步包括将结果存储在执行单元的本 机存储器处以用于由执行单元在后续读取阶段中使用。在另一特定实施例中，揭示一种方法，所述方法包括根据与第一指令包相关联的 第一地址确定与第二指令包相关联的第二地址。检查数据单元的加法器的进位位以确定是 否确定第二地址跨越与多路高速缓冲存储器相关联的高速缓冲存储器线的边界。当不跨越 边界时，存取多路高速缓冲存储器以使用根据先前标记阵列查找操作确定的与第一地址相 关联的标记阵列数据及翻译旁视缓冲器(TLB)查找数据从第二地址检索数据。在再一特定实施例中，揭示一种多线程处理器，所述多线程处理器包括具有用于 存储一个或一个以上数据值的本机存储器的执行单元。所述执行单元进一步包括逻辑电 路，所述逻辑电路适于确定与读取操作相关联的读取地址是否与同先前回写操作相关联的 回写地址匹配。所述逻辑电路适于在读取地址与回写地址匹配时将所述一个或一个以上数 据值存储在本机存储器处。在又一特定实施例中，揭示一种处理器，所述处理器包括用于将与来自第一指令 包的执行的待写入到寄存器堆的结果相关联的写入识别符与同具有多个执行单元的交错 式多线程(IMT)处理器内的执行管线处的第二指令包相关联的读取识别符比较的装置。所述处理器进一步包括用于在写入识别符与读取识别符匹配时将结果选择性地本机存储在 执行单元处以用于在执行第二指令包时使用的装置。通过具有数据转发逻辑及本机存储器的处理器的实施例提供的一个特定优点在 于可本机存储来自第指令的执行的结果且在执行第二指令时使用所述结果，而不执行寄 存器读取堆操作。可通过选择性地略过寄存器读取堆操作而减少寄存器堆电力消耗。提供的另一特定优点在于当第二指令的第二地址与同第一指令的第一地址相同 的高速缓冲存储器线相关联时，可选择性地略过标记阵列查找操作。在此实例中，可略过针 对第二地址的标记阵列查找操作，且可再用根据与第一地址相关联的先前查找操作确定的 标记阵列信息。可通过选择性地略过标记阵列查找操作而减少总电力消耗。提供的又一特定优点在于相同逻辑电路可用于选择性地转发数据及选择性地略 过标记阵列查找及TLB查找操作。另外，汇编器或编译器可用于排列指令包以产生用于转 发数据(亦即，槽内转发)、用于再用标记阵列信息(亦即，略过标记阵列查找操作)及用于 选择性地略过TLB查找操作的机会。所述数据的转发及标记查找及/或TLB查找操作的选 择性略过可减少读取操作的总数目，从而减少总电力消耗。本专利技术的其它方面、优点及特征将在审阅包括以下部分的整个申请案后变得显而 易见“附图说明”、“具体实施方式”及“权利要求书”。附图说明图1为包括适于转发数据的执行单元的系统的特定说明性实施例的框图；图2为适于转发数据的执行单元的特定说明性实施例的框图；图3为包括具有数据转发逻辑电路及标记阵列查找/翻译旁视缓冲器(TLB)查找 略过逻辑电路的共享控制单元的系统的特定实施例的框图；图4为包括适于选择性地转发数据且选择性地略过标记阵列查找及翻译旁视缓 冲器(TLB)操作的可编程逻辑电路(PLC)的处理器的特定实施例的框图；图5为执行管线内适于转发数据的过程的说明性实施例的时序图；图6为执行管线内的转发逻辑电路的特定说明性实例的图；图7为执行管线内适于略过标记阵列查找操作的过程的说明性实施例的时序图；图8为适于选择性地转发数据且选择性地略过标记阵列查找或翻译旁视缓冲器 (TLB)查找操作的系统的特定说明性实施例的框图；图9为在执行单元内转发数据的方法的特定说明性实施例的流程图；图10为选择性地略过标记阵列查找操作的方法的特定说明性实施例的流程图；图11为选择性地略过标记阵列查找操作及/或翻译旁视缓冲器(TLB)查找操作 的方法的特定说明性实施例的流程图；及图12为包括具有转发逻辑电路及查找略过逻辑电路的执行单元的通信装置的特 定说明性实施例的框图。具体实施例方式图1为包括具有转发逻辑电路及本机存储器的至少一个执行单元的处理系统100 的特定说明性实施例的框图。处理系统100包括适于经由总线接口 104而与指令高速缓冲存储器106及数据高速缓冲存储器112通信的存储器102。指令高速缓冲存储器106通过 总线110而耦合到序列器114。另外，序列器114适于接收可从中断寄存器接收的中断(例 如，通用中断116)。序列器114还耦合到管理程序控制寄存器132及全局控制寄存器134。在特定实施例中，指令高速缓冲存储器106经由多个当前指令寄存器而耦合到序 列器114，所述多个当前指令寄存器可耦合到总线110且与处理系统100的特定线程相关 联。在特定实施例中，处理系统100为包括六个线程的交错式多线程处理器。序列器114耦合到第一指令执行单元118、第二指令执行单元120、第三指令执行 单元122及第四指令执行单元124。每一指令执行单元118、120、122及IM可经由第二总 线1 而耦合到通用寄存器堆126。通用寄存器堆1 还可经由第三总线130而耦合到序 列器114、数据高速缓冲存储器112及存储器102。管理程序控制寄存器132及全局控制寄 存器134可存储可由序列器114内的控制逻辑存取以确定是否接受中断且控制指令的执行 的位。第一执行单元118包括转发逻辑电路136及本机存储器138。第二执行单元120 包括转发逻辑电路140及本机存储器142。第三执行单元122包括转发逻辑电路144及本 机存储器146。第四执行单元IM包括转发逻辑电路148及本机存储器150。尽管执行单元 118、120、122及IM中的每一者经指示为包括转发逻辑(亦即，分别为转发逻辑136、140、 144及148)，但应理解，在特定实施例中，转发逻辑(例如，转发逻辑136)可由其它执行单 元(例如，执行单元本文档来自技高网...

【技术保护点】
一种方法，其包含：在执行单元处的回写阶段期间，将与来自第一指令的执行的待写入到寄存器堆的结果相关联的写入识别符与同具有多个执行单元的交错式多线程（ＩＭＴ）处理器内的执行管线处的第二指令相关联的读取识别符比较；以及当所述写入识别符与所述读取识别符匹配时，将所述结果存储在所述执行单元的本机存储器处以供所述执行单元在后续读取阶段中使用。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：苏雷什·K·文库马汉提，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US