包括第一和第二半导体元件的半导体器件制造技术

【技术实现步骤摘要】

本专利技术一般地涉及半导体领域，特别地涉及包括第一和第二半导体元件的半导体器件。
技术介绍
当高速切换电感负载时或者在静电放电事件期间，要求半导体部件、诸如功率开关或者静电放电器件耗散电感器或者充电的元件中存储的能量。这要求相对于其他半导体元件调整这些半导体部件的接通行为以保证被指定耗散能量的半导体元件吸收相应放电电流并且因而避免不能吸收能量的半导体元件的任何过应力(overstress)而且在将导致器件破坏的模式中避免任何过应力。因此希望当高速关断电感负载时或者在静电放电事件期间改进半导体器件中的能量耗散。
技术实现思路
根据一种半导体器件的实施例，该半导体器件包括:第一半导体元件，其包括在第一端子与第二端子之间的第一 pn结。该半导体器件还包括:半导体元件，其包括在第三端子与第四端子之间的第二 pn结。该半导体器件还包括:半导体本体，其包括单片地集成的第一半导体元件和第二半导体元件。第一和第三端子电耦合到第一器件端子。第二和第四端子电耦合到第二器件端子。第一 pn结的击穿电压Vfcl的温度系数Ci1和第二 pn结的击穿电压Vfc2的温度系数a 2具有相同代数符号并且在T=300K处满足C.6 >; Si < < 1,1 X u，其中 Vbr2〈 Vbrl。本领域技术人员将在阅读以下详细实施方式时并且在查看附图时认识附加特征和优点。附图说明包括附图以提供对本专利技术的进一步理解，并且在本说明书中并入附图而且附图构成说明书的部分。附示本专利技术的实施例并且与描述一起服务于说明本专利技术的原理。本专利技术的其他实施例和本专利技术的许多预计优点将在它们参照以下详细描述而变得被更好理解时容易得到认识。附图的元素不一定是相对于彼此成比例。相同标号表示对应相似部分。各种所示实施例的特征除非它们相互排斥则可以被组合。在附图中描绘并且在以下描述中 详述实施例。图1A是包括第一半导体元件和第二半导体元件的半导体器件的一个实施例的等效电路的示意图示。图1B是图1A中所示半导体器件的示意横截面视图的一个实施例。图2图示了半导体器件的一个实施例的示意横截面视图，该半导体器件包括沟槽n型场效应晶体管(NFET)的单元阵列和沟槽感测单元。图3是半导体器件的横截面视图的一个实施例的示意图示，该半导体器件包括沟槽NFET的单元阵列和沟槽感测单元，沟槽NFET和沟槽感测单元的沟槽具有不同深度。图4是超结(super junction)器件的横截面视图的一个实施例的示意图示,该超结器件包括超结场效应晶体管的单元阵列和超结感测单元。图5是半导体器件的电路图的一个实施例的示意图示，该半导体器件包括触发NFET的第一二极管和被配置成耐受静电放电电流的第二二极管。图6是图5中所示半导体器件的一部分的示意横截面视图的一个实施例。图7是图示了图6中所示器件沿着线AA’和BB’的横向p型杂质分布图的实施例的示意图。图8图示了图2中所示半导体器件的示意横截面视图，该半导体器件包括在沟槽感测单元和沟槽NFET的栅极电极之间电耦合的至少一个居间元件。图9图示了图5中所示半导体器件的电路图的示意图，该半导体器件包括在NFET的漏极与栅极之间电耦合的居间元件。图1OA至IOC图示了限流居间元件的示例。图1IA至IIF图示了整流居间元件的示例。 图12A和12B图示了切换居间元件的示例。图13图示了在图5中所示NFET的栅极与漏极之间电耦合的电路元件的一个实施例。具体实施例方式在以下详细描述中，参照附图，这些附图形成详细描述的一部分，并且在附图中通过图示示出了其中可以实现本专利技术的具体实施例。就这一点而言，参照描述的(一个或多个)附图的定向来使用诸如“顶部”、“底部”、“前”、“后”、“在前”、“在后”、“之上”、“上方”、“以下”等方向术语。由于实施例的部件可以定位于多个不同定向，所以方向术语用于图示的目的而绝非限制。将理解可以利用其他实施例并且可以进行结构或者逻辑改变而未脱离本专利技术的范围。例如，作为一个实施例的部分而图示或者描述的特征可以关于其他实施例或者与其他实施例结合使用以产生又一实施例。旨在于本专利技术包括这样的修改和变型。使用不应解释为对所附权利要求书的范围进行限制的具体语言来描述示例。附图未按比例并且仅用于示例目的。为了清楚，相同元件或者制造过程如果未另外指示则已经在不同附图中由相同标号表不。如在本说明书中使用的术语“横向”和“水平”旨在于描述与半导体衬底或者半导体本体的第一表面平行的定向。这可以例如是晶片或者管芯的表面。如在本说明书中使用的术语“垂直”旨在于描述与半导体衬底或者半导体本体的第一表面垂直布置的定向。如在本说明书中所用，术语“耦合的”和/或“电耦合的”并非意味着表示元件必须直接耦合在一起一可以在“耦合的”或者“电耦合的”的元件之间提供居间元件。作为示例，居间元件中的零个、部分或者所有居间元件可以可控制以在“耦合的”或者“电耦合的”的元件之间提供低欧姆连接而在另一时候提供非低欧姆连接。术语“电连接的”旨在于描述在电连接在一起的元件之间的低欧姆电连接、例如经由金属和/或高度掺杂半导体的连接。在本说明书中，n掺杂可以指代第一传导性类型，而p掺杂指代第二传导性类型。无需赘言，可以用相反掺杂关系形成半导体器件，使得第一传导性类型可以是P掺杂并且第二传导性类型可以是n掺杂。另外，一些图通过在掺杂类型旁边指示或者“ + ”来图示相对掺杂浓度。例如“n_”意味着比“n”掺杂区域的掺杂浓度小的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域大的掺杂浓度。然而，指示相对掺杂浓度除非另有明示则不意味着相同相对掺杂浓度的掺杂区域具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。这例如同样适用于n+掺杂和P+掺杂区域。在本说明书中描述的具体实施例涉及而不限于通过场效应控制的功率半导体器件并且特别地涉及单极器件、诸如MOSFET。如在本说明书中使用的术语“场效应”旨在于描述在半导体沟道区域中“反型沟道”的电场中介形成(mediated formation)和/或反型沟道的传导性和/或形状的控制。在本说明书的上下文中，术语“场效应结构”旨在于描述如下结构，该结构形成于半导体衬底或者半导体本体或者半导体器件中并且具有通过电介质区域或者电介质层或者绝缘结构的部分至少与体区绝缘的栅极电极。用于在栅极电极与体区之间形成电介质区域或者电介质层的电介质材料的示例包括但不限于氧化硅(Si02)、氮化硅(Si3N4)、氮氧化娃(silicon oxinitride) (SiOxNy)、氧化错(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)和氧化铪(HfO2)或者这些材料的堆叠物。在栅极电极和通常连接到体区的源极电极之间的阈值电压Vth以上，在体区的与电介质区域或者电介质层邻接的沟道区域中由于场效应而形成和/控制反型沟道。阈值电压Vth通常指代为了在第一传导性类型的如下两个半导体区域之间开始单极电流流动而必需的最小栅极电压，这两个半导体区域形成晶体管的源极和漏极。在本说明书的上下文中，术语“M0S”(金属氧化物半导体)应当理解为包括更一般术语“MIS”(金属-绝缘体-半导体)。例如术语MOSFET (金属氧化物半导体场效应晶体管)应当理解为本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一半导体元件，其包括在第一端子与第二端子之间的第一pn结；第二半导体元件，其包括在第三端子与第四端子之间的第二pn结；半导体本体，其包括单片地集成的所述第一半导体元件和所述第二半导体元件；并且其中所述第一和第三端子电耦合到第一器件端子；所述第二和第四端子电耦合到第二器件端子；并且所述第一pn结的击穿电压Vbr1的温度系数α1和所述第二pn结的击穿电压Vbr2的温度系数α2具有相同代数符号并且在T=300K处满足???????????????????????????????????????????????，其中Vbr2?

【技术特征摘要】
2011.12.08 US 13/314,637;2012.11.09 US 13/673,3891.一种半导体器件，包括: 第一半导体元件，其包括在第一端子与第二端子之间的第一 Pn结； 第二半导体元件，其包括在第三端子与第四端子之间的第二 Pn结； 半导体本体，其包括单片地集成的所述第一半导体元件和所述第二半导体元件；并且其中 所述第一和第三端子电耦合到第一器件端子； 所述第二和第四端子电耦合到第二器件端子；并且 所述第一 Pn结的击穿电压Vfcl的温度系数a i和所述第二 pn结的击穿电压Vfc2的温度系数a 2具有相同代数符号并且在T=300K处满足G, t >: (I <+ Ii < 1.1:< u ,其中 Vbr2 〈 Vbrl。2.根据权利要求1所述的半导体器件，其中: 所述第一半导体元件是沟槽场效应晶体管单元，并且所述第一 Pn结包括第一传导性类型的第一体区和与所述第一传导性类型不同的第二传导性类型的第一漂移区域； 所述第一体区邻接在所述第一体区的第一侧的第一沟槽结构，并且所述第一体区邻接在所述第一体区的与所述第一侧相反的第二侧的第二沟槽结构； 所述第二半导体元件是感测单元，并且所述第二 Pn结包括所述第一传导性类型的第二体区和所述第二传导性类型的第二漂移区域；并且 所述第二体区邻接在所述第二体区的第一侧的第三沟槽结构，并且所述第二体区邻接在所述第二体区的与所述第一侧相反的第二侧的第四沟槽结构。3.根据权利要求2所述的半导体器件，其中所述第二体区电耦合到所述第一和第二沟槽结构的至少一个沟槽结构的栅极电极。4.根据权利要求2所述的半导体器件，其中在所述第一pn结的所述第一击穿电压Vfcl与所述第二 Pn结的所述第二击穿电压Vfc2之间的差值在所述沟槽场效应晶体管的阈值电压的50%至600%之间的范围中。5.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个包括由绝缘材料填充的沟槽。6.根据权利要求2所述的半导体器件，其中所述第一体区的宽度大于所述第二体区的宽度。7.根据权利要求2所述的半导体器件，其中所述第一体区的宽度小于所述第二体区的宽度。8.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的深度小于所述第三和第四沟槽结构的每个沟槽结构的深度。9.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的宽度小于所述第三和第四沟槽结构的每个沟槽结构的宽度。10.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的深度大于所述第三和第四沟槽结构的每个沟槽结构的深度。11.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的宽度大于所述第三和第四沟槽结构的每个沟槽结构的宽度。12.根据权利要求2所述的半导体器件，还包括:所述第一传导性类型的屏蔽区域，其布置于所述漂移区域内并且邻接所述第三和第四沟槽结构的每个沟槽结构的底部。13.根据权利要求2所述的半导体器件，其中在所述第一和第二半导体元件的半导体本体的表面处在所述第一体区的底部到所述第一体区的顶部之间的第一距离小于在所述半导体本体的所述表面处在所述第二体区的底部到所述第二体区域的顶部之间的第二距离。14.根据权利要求2所述的半导体器件，其中: 沟槽场效应晶体管单元阵列包括第一多个所述场效应晶体管单元； 第二多个所述感测单元在所述沟槽场效应晶体管单元阵列的区域之上扩展；并且 所述第一多个大于所述第二多个。15.根据权利要求2所述的半导体器件，其中: 所述第一和第二沟槽结构的每个沟槽结构包括栅极电极和布置于所述栅极电极以下的至少一个场电极，所述半导体器件还包括: 在所述栅极电极与所述至少一个场电极之间的电绝缘体。16.根据权利要求1所述的半导体器件，其中: 所述第一半导体元件是超结阵列单元，并且所述第一 pn结包括第一 p型柱区域和第一n型柱区域； 所述第二半导体元件是超结感测单元，并且所述第二 pn结包括第二 p型柱...

【专利技术属性】
技术研发人员：U格拉泽，F希尔勒，C伦兹霍费尔，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：