串联ROM单元及其读取方法技术

本发明专利技术揭示了一种串联ROM单元及其读取方法，所述ROM单元至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一MOS管和第二MOS管，所述第一MOS管的漏极和第二MOS管的漏极分别通过可编程的方式连接至第一位线和第二位线上，所述第一MOS管和第二MOS管的栅极分别连接至第一字线和第二字线上，在读取此串联ROM单元所对应的信息时，只需通过第一位线和第二位线就可以直接读取出该信息，这样就实现了4个MOS管共用一个源端VSS，减少了由于工艺规则带来的空间浪费，从而节约了面积。

【技术实现步骤摘要】

本专利技术涉及集成电路设计领域，尤其涉及串联ROM单元的印制电路板版图设计及读取方法。
技术介绍
在集成电路设计中，对于存储器而言，提高存储密度，降低单位信息的存储成本即减少面积是永恒的追求，特别是在先进工艺条件下(如40nm及以下工艺)，由于工艺规则的限制，ROM单元面积无法做到跟随工艺尺寸成比例缩小，单位信息的存储面积偏大。传统的ROM单元采用背靠背的画法，即共用源端VSS，如图1所示为传统
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一中的ROM单元的电路图，其包括两个采用背靠背画法的MOS管MOSlI，M0S12，这两个MOS管的源端共接于VSS，MOSll和M0S12的漏极接于位线(bit line)BLl上，MOSll的栅极接字线WLlUwordline)，MOS12的栅极接于字线WLlO上。若WLlO选中，则可通过BLl读取MOS12的存储信息，若WLll选中，则可通过BLl读取MOSll的存储信息。每个ROM单元只能存储I比特信息，存储密度偏低。如图2所示为与图1中电路图相对应的版图，可以看到，有源区Sll与多晶硅交叠形成有两条沟道，也就是MOSl I和M0S12的栅极，分别连接到WLlO和WLl I，有源区Sll的其余部分为一个公共源极VSS，两个漏极，即MOSll和M0S12的漏极，第二层金属为字线BLl，将MOSlI和M0S12的漏极连接至BLl，以及5个孔HlI H15，共用源极VSS上的孔H13用于将M0S11、M0S12的源极共接VSS ;M0S11、MOS12上的孔Hll和孔H14及共用源极的孔H13，用于决定M0S11、M0S12的漏极是否与M0S12、MOSll的源极相连接；BL1上的两个孔H12和孔H15用于决定M0S11、M0S12的漏极是否连接至BL1。如果要实现图1的电路连接，只需将孔Hll，H13, H14接通即可。图3所示为
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二中提出的ROM单元实现方法的电路图，其中M0S21，M0S22，M0S23 和 M0S24 的栅极分别接字线 WL20，WL21，WL22，WL23，M0S21 源极接 M0S22 漏极，M0S22的源极接M0S23漏极，M0S23的源极接M0S24漏极，而M0S21、M0S22、M0S23、M0S24的源极与漏极分别通过编程实现与VSS或BL2的连接。图4所示是与图3相对应的版图，从图中可以看到，两条第二层金属，分别用作VSS与BL2 ;有源区S21和与多晶硅交叠形成有四条沟道，也就是M0S21、M0S22、M0S23、M0S24的栅极，分别连接到字线WL20、WL21、WL22、WL23上；有源区S21的其余部分，从上往下共包括5条第一层金属M21 M25，依次为M0S21的漏极，M0S21的源极与M0S22的漏极，M0S22的源极与M0S23的漏极，M0S23的源极与M0S24的漏极，以及M0S24的源极，每条第一层金属上面设有一个孔，从上往下依次标记为H21 H25，用于决定每个MOS管的漏极或源极是否与邻近MOS管的源极或漏极相连，连接VSS或BL决定着该存储单元的存储信息，如果要实现图3的电路连接，只需将孔H22，H23及H24接通即可。由于
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二中采用了将源端用作编程的技术，使信息存储密度大为提高，每个ROM单元所占用的印制电路板的面积大大减少，然这种版图在存储单元较多时会很长， 因此不适合一些情况下的使用要求。
技术实现思路
本专利技术的目的在于克服传统ROM单元存储密度较低的缺陷，采用源端可编程技术，提供一种4个ROM单元共用源端的集成电路设计方案。为实现上述目的，本专利技术提出如下技术方案:一种串联ROM单元，至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一 MOS管(M0S31)和第二 MOS管(M0S32)，所述第一 MOS管(M0S31)的漏极和第二 MOS管(M0S32)的漏极分别通过可编程的方式连接至第一位线(BL30)和第二位线(BL31)上，所述第一 MOS管(M0S31)和第二 MOS管(M0S32)的栅极分别连接至第一字线(WL30)和第二字线(WL31)上。更进一步地，所述第一 MOS管(M0S31)的源极与第二 MOS管(M0S32)的栅极相共接。所述第二存储单元组包括串联连接的第三MOS管(M0S33)和第四MOS管(M0S34)，所述第三MOS管(M0S33)的漏极和第四MOS管(M0S34)的漏极分别通过可编程的方式连接至第二位线(BL31)和第一位线(BL30)上，所述第三MOS管(M0S33)和第四MOS管(M0S34)的栅极分别连接至第三字线(WL32)和第四字线(WL33)上。所述第二 MOS管(M0S32)的源极和第三MOS管(M0S33)的源极共接于VSS。本专利技术还提出一种串联ROM单元，至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一 MOS管(M0S31)和第二 MOS管(M0S32)，所述第一 MOS管(M0S31)的漏极和第二 MOS管(M0S32)的漏极分别通过可编程的方式连接至第一位线(BL30)和第二位线(BL31)上，所述第一 MOS管(M0S31)和第二 MOS管(M0S32)的栅极合并连接至第五字线(WL40)上。更进一步地，所述第一 MOS管(M0S31)的源极与第二 MOS管(M0S32)的栅极相共接。所述第二存储单元组包括串联连接的第三MOS管(M0S33)和第四MOS管(M0S34)，所述第三MOS管(M0S33)的漏极和第四MOS管(M0S34)的漏极分别通过可编程的方式连接至第二位线(BL31)和第一位线(BL30)上，所述第三MOS管(M0S33)和第四MOS管(M0S34)的栅极合并连接至第六字线(WL41)上。所述第二 MOS管(M0S32)的源极和第三MOS管(M0S33)的源极共接于VSS。本专利技术又提出一种串联ROM单元的读取方法，其在读取第一 MOS管(M0S31)的存储信息时，需要同时打开第一字线(WL30)和第二字线(WL31)，通过第一位线(BL30)读取；在读取所述第二 MOS管(M0S32)的存储信息时，只需打开第二字线(WL31)，通过第二位线(BL31)读取。其中，所述第一 MOS管(M0S31)上的存储信息是通过第一位线和第二位线相组合读取的。本专利技术还提出另一种串联ROM单元的读取方法，其在读取第一 MOS管(M0S31)和第二 MOS管(M0S32)的存储信息时，通过第一位线(BL31)和第二位线(BL30)分别读取或者同时读取的方式进行读取的。其中，在同时读取时，通过第一位线(BL30)和第二位线(BL31) —次读出两比特的信息。本专利技术通过在ROM单元中提供至少两个存储单元组，第一存储单元组中包括一对MOS管，采用串联连接的方式，一个MOS管的源极接另一 MOS管的漏极，两个MOS管的栅极接至一条字线上，两个MOS管的漏极分别连接到两条位线上，这样由两条位线的状态就可以区分出两比特的信息。第二存储单元组中的一对MOS管，连接方式相同与第一存储单元中的本文档来自技高网...

【技术保护点】
一种串联ROM单元，其特征在于：至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一MOS管(MOS31)和第二MOS管(MOS32)，所述第一MOS管(MOS31)的漏极和第二MOS管(MOS32)的漏极分别通过可编程的方式连接至第一位线(BL30)和第二位线(BL31)上，所述第一MOS管(MOS31)和第二MOS管(MOS32)的栅极分别连接至第一字线(WL30)和第二字线(WL31)上。

【技术特征摘要】
1.一种串联ROM单元，其特征在于:至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一 MOS管(M0S31)和第二 MOS管(M0S32)，所述第一 MOS管(M0S31)的漏极和第二 MOS管(M0S32)的漏极分别通过可编程的方式连接至第一位线(BL30)和第二位线(BL31)上，所述第一 MOS管(M0S31)和第二 MOS管(M0S32)的栅极分别连接至第一字线(WL30)和第二字线(WL31)上。2.根据权利要求1所述的串联ROM单元，其特征在于:所述第一MOS管(M0S31)的源极与第二 MOS管(M0S32)的栅极相共接。3.根据权利要求1所述的串联ROM单元，其特征在于:所述第二存储单元组包括串联连接的第三MOS管(M0S33)和第四MOS管(M0S34)，所述第三MOS管(M0S33)的漏极和第四MOS管(M0S34)的漏极分别通过可编程的方式连接至第二位线(BL31)和第一位线(BL30)上，所述第三MOS管(M0S33)和第四MOS管(M0S34)的栅极分别连接至第三字线(WL32)和第四字线(WL33)上。4.根据权利要求1所述的串联ROM单元，其特征在于:所述第二MOS管(M0S32)的源极和第三MOS管(M0S33)的源极共接于VSS。5.一种串联ROM单元，其特征在于:至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一 MOS管(M0S31)和第二 MOS管(M0S32)，所述第一 MOS管(M0S31)的漏极和第二 MOS管(M0S32)的漏极分别通过可编程的方式连接至第一位线(BL30)和第二位线(BL31)上，所述...

【专利技术属性】
技术研发人员：于跃，郑坚斌，
申请(专利权)人：苏州兆芯半导体科技有限公司，
类型：发明
国别省市：江苏;32