行译码电路及存储器制造技术

一种行译码电路及存储器，所述行译码电路用于向双分离栅快闪存储阵列提供字线操作电压和控制栅线操作电压，包括虚拟行译码单元、至少一个行译码单元和驱动电压产生电路，其中，所述虚拟行译码单元包括第一虚拟控制栅线电压输出端、第二虚拟控制栅线电压输出端和至少一个虚拟字线电压输出端；所述行译码单元包括第一控制栅线电压输出端、第二控制栅线电压输出端和至少一个字线电压输出端；所述驱动电压产生电路用于向所述第一控制栅线电压输出端和所述第二控制栅线电压输出端提供第三驱动电压。本发明专利技术技术方案提供的行译码电路能够提升存储阵列的驱动速度、减小存储器的电路面积。

【技术实现步骤摘要】
行译码电路及存储器
本专利技术涉及存储器
，特别涉及一种行译码电路及存储器。
技术介绍
作为一种集成电路存储器件，快闪存储器具有电可擦写存储信息的功能，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型，这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。这种快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要较大面积的存储单元才能得到高电容耦合比，因此，所述快闪存储器存储单元的面积较为庞大，无法有效提高存储密度。为了提高快闪存储器的存储密度，出现了双分离栅结构的快闪存储器。图1为现有的一种双分离栅快闪存储阵列及其行译码电路的结构示意图，所述双分离栅快闪存储阵列包括多个呈阵列排布的存储单元（例如存储单元M），以及用于选择所述存储单元并提供驱动信号的多条位线（BL1、BL2、BL3、…、BLn）、字线（WL1、WL2、…、WLm）以及控制栅线（CG1和CG2、CG3和CG4本文档来自技高网...

【技术保护点】
一种行译码电路，用于向双分离栅快闪存储阵列提供字线操作电压和控制栅线操作电压，其特征在于，包括虚拟行译码单元、至少一个行译码单元和驱动电压产生电路，其中，所述虚拟行译码单元包括第一虚拟控制栅线电压输出端、第二虚拟控制栅线电压输出端和至少一个虚拟字线电压输出端，所述第一虚拟控制栅线电压输出端与虚拟存储阵列中连接每个存储单元第一存储位的控制栅线相连，所述第二虚拟控制栅线电压输出端与所述虚拟存储阵列中连接每个存储单元第二存储位的控制栅线相连，所述至少一个虚拟字线电压输出端分别与所述虚拟存储阵列中连接各行存储单元的字线相连，其中，所述虚拟存储阵列包括所述双分离栅快闪存储阵列中的至少一行存储单元；所述行...

【技术特征摘要】
1.一种行译码电路，用于向双分离栅快闪存储阵列提供字线操作电压和控制栅线操作电压，其特征在于，包括虚拟行译码单元、至少一个行译码单元和驱动电压产生电路，其中，所述虚拟行译码单元包括第一虚拟控制栅线电压输出端、第二虚拟控制栅线电压输出端和至少一个虚拟字线电压输出端，所述第一虚拟控制栅线电压输出端与虚拟存储阵列中连接每个存储单元第一存储位的控制栅线相连，所述第二虚拟控制栅线电压输出端与所述虚拟存储阵列中连接每个存储单元第二存储位的控制栅线相连，所述至少一个虚拟字线电压输出端分别与所述虚拟存储阵列中连接各行存储单元的字线相连，其中，所述虚拟存储阵列包括所述双分离栅快闪存储阵列中的至少一行存储单元；所述行译码单元包括第一控制栅线电压输出端、第二控制栅线电压输出端和至少一个字线电压输出端，所述第一控制栅线电压输出端与连接对应存储块的每个存储单元第一存储位的控制栅线相连，所述第二控制栅线电压输出端与连接对应存储块的每个存储单元第二存储位的控制栅线相连，所述至少一个字线电压输出端分别与连接对应存储块的各行存储单元的字线相连，其中，所述存储块包括所述双分离栅快闪存储阵列中的至少一行存储单元；所述驱动电压产生电路用于向所述第一控制栅线电压输出端和所述第二控制栅线电压输出端提供第三驱动电压，所述驱动电压产生电路包括：第一分压单元、第二分压单元、第一比较单元、第二比较单元、控制单元和选择单元；所述第一分压单元用于对所述第一虚拟控制栅线电压输出端的电压进行分压，以获得第一分压电压；所述第二分压单元用于对所述第二虚拟控制栅线电压输出端的电压进行分压，以获得第二分压电压；所述第一比较单元用于对所述第一分压电压和基准电压进行比较，输出第一比较结果；所述第二比较单元用于对所述第二分压电压和所述基准电压进行比较，输出第二比较结果；所述控制单元用于...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：