本发明专利技术提供了一种金属互连层制作方法，该方法在形成沟槽的第二low-k?ILD下方加入高介电系数ILD，利用高介电系数ILD的晶格结构较为紧密，密度和硬度都大于low-k?ILD的性质，在避免增加第一low-k?ILD高度并造成EM?failure问题的前提下，改善了由于刻蚀和PVD过程在沟槽底部low-k?ILD损伤和微型凹陷的问题。
【技术实现步骤摘要】
本专利技术涉及一种半导体制造方法，特别涉及。
技术介绍
当今半导体工艺制造的半导体芯片的面积越来越小，同时，同一半导体芯片上集成的半导体器件的尺寸越来越小，数量越来越多。半导体器件由金属互连层连接形成半导体电路，实现所述半导体器件之间的信号传输。所述金属互连层是由高密度的金属线路和所述金属线路之间的层间介质(Inter-Layer Dielectric, ILD)共同组成。金属互连层的电阻电容延迟现象(Resistance Capacitance Delay,RC Delay)使得半导体电路的信号传输速率下降，降低半导体器件的工作速度。半导体电路的信号传输速率取决于金属互连层的寄生电阻(Parasitic Resistance, R)与寄生电容(Parasitic Capacitance, C)两者乘积。其中，寄生电阻问题在于金属铝作为金属线路的电阻大，因此必须使用低电阻、高传导率的材料作为金属线路。 现有技术中，普遍采用金属铜取代金属铝作为金属线路，因为金属铜比金属铝有更高的传导性、更低的电阻，可以解决寄生电阻问题。寄生电容与ILD的介电系数k成正比，当k越小，寄生电容就越小。半导体工艺中一直作为ILD的二氧化硅 (SiO2)的介电系数约为3. 9 4. 5。随着半导体工艺的不断进步， 二氧化硅逐渐接近应用极限，为了减小通过金属线路传输的电流相互作用引发的半导体器件相互间的信号干扰，互相干扰，提升半导体电路的信号传输速度和半导体器件的工作速度，开始用低介电系数材料的ILD(low-k ILD)取代传统二氧化硅的ILD。现有技术普遍采用二氧化硅中掺杂碳原子的方法，增大二氧化硅原子间空隙，使二氧化硅的晶格结构变得疏松，将其介电系数降低到3以下，或者用介电系数小于3的黑钻石(BD)材料作为low-k ILD0现有技术中采用大马士革工艺法制作金属互连层，先在某一金属互连层100上方沉积low-k ILD 101，在low-k ILD 101中分别刻蚀出沟槽103和通孔102，其中，沟槽103 位于通孔102上方，然后在沟槽103和通孔102表面沉积扩散阻挡层和铜籽晶层(图中未画出)，最后将金属铜填充于沟槽103和通孔102中并对金属铜表面进行抛光，以沟槽103 中形成金属衬垫和通孔102形成的金属线共同作为金属线路，如图1所示。众所周知low-k ILD材料所具有的低介电系数特性很大程度上是由其晶体结构决定的，low-k ILD相比高介电系数ILD的晶格结构较为疏松，其密度和硬度都要小于高介电系数ILD。因此，对采用low-k ILD的金属互连层制造工艺，刻蚀沟槽103所用的干法刻蚀中，对low-k ILD 101的离子轰击，以及在沟槽103中物理气象沉积(PVD)扩散阻挡层和铜籽晶层的步骤，都会造成沟槽103底部的low-k ILD 101损伤和微型凹陷104，如图1所示， 这些low-k ILD101损伤和微型凹陷104减小沟槽103底部到low_k ILD 101底部之间的距离，实验表明，沟槽103底部到low-k ILD101底部之间的距离减小会加重芯片集成交感 (chip package interaction CPI)效应，影响半导体器件的可靠性。如果增加low_k ILD101厚度的方法加大沟槽103底部到low-kILD 101底部之间的距离，则会由于low_k ILD 101厚度变大导致电迁移失效(EM failure)。因此，如何在避免电迁移失效的同时改善由于刻蚀和PVD过程在沟槽103底部的low-k ILD 101损伤和微型凹陷104，成为采用low_kILD 的金属互连层制作的难点。
技术实现思路
有鉴于此，本专利技术解决的技术问题是采用低介电系数层间介质的金属互连层制作中，如何在避免电迁移失效的同时改善沟槽底部低介电系数层间介质损伤和微型凹陷问题。为解决上述问题，本专利技术的技术方案具体是这样实现的，应用于采用低介电系数层间介质的金属互连层，提供具有的金属互连层的晶片，其特征在于，该方法还包括所述金属互连层上依次沉积由第一低介电系数层间介质、高介电系数层间介质和第二低介电系数层间介质组成的层间介质，所述高介电系数层间介质的介电系数大于第一和第二低介电系数层间介质；第一刻蚀所述第二低介电系数层间介质、高介电系数层间介质和第一低介电系数层间介质形 成通孔；第二刻蚀所述第二低介电系数层间介质，以所述高介电系数层间介质为刻蚀停止层，在所述第二低介电系数层间介质中形成沟槽；在所述沟槽和通孔中沉积扩散阻挡层和铜籽晶层后，填充生长金属铜；化学机械研磨所述金属铜、扩散阻挡层和铜籽晶直到露出所述第二低介电系数介质层表面。所述第一、第二低介电系数层间介质的介电系数范围是1. O到3. O ;所述高介电系数层间介质的介电系数范围是大于3. O。所述高介电系数层间介质是二氧化硅或氮化硅。所述层间介质的厚度范围是500埃到5000埃。所述高介电系数层间介质的厚度范围是所述层间介质总厚度的二十分之一到十分之一。所述第二刻蚀是干法刻蚀。所述第二刻蚀的终点用终点检测法确定。 所述第二刻蚀部分刻蚀所述高介电系数层间介质。由上述的技术方案可见，本专利技术提出的金属互连层制作方法在形成沟槽的第二 low-k ILD下方加入高介电系数ILD，利用高介电系数ILD的晶格结构较为紧密，密度和硬度都大于low-k ILD的性质，在避免增加第一 low-k ILD高度并造成EM failure问题的前提下，改善了由于刻蚀和PVD过程在沟槽底部low-k ILD损伤和微型凹陷的问题。附图说明图1为现有技术中金属互连层的剖面结构示意图2为本专利技术先刻蚀通孔的大马士革法金属互连层制作工艺流程图3 图9为本专利技术先刻蚀通孔的大马士革法金属互连层制作的剖面示意图。具体实施方式为使本专利技术的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本专利技术进一步详细说明。众所周知，现有的大马士革法金属互连层制作工艺按照通孔和沟槽的刻蚀先后顺序，分为先刻蚀通孔(via first)和先刻蚀沟槽(trench first)两种不同工艺流程。下面具体实施例一以先刻蚀通孔的大马士革法金属互连层制作工艺为例，对本专利技术提出的金属互连层制作方法进行详细说明。具体实施例一本专利技术先刻蚀通孔的大马士革法金属互连层制作的工艺流程图如图2所示，下面结合图3 图9所示本专利技术先刻蚀通孔的大马士革法金属互连层制作的剖面示意图每个步骤进行详细说明。步骤201、图3为本专利技术金属互连层制作方法的步骤201的剖面结构示意图，如图 3所不,在第一金属互连层300之上依次沉积氮化娃层301、第一 low-k ILD 302、高介电系数 ILD 303 和第三 low-k ILD 304。图3中，最下方的第一金属互连层300为铜线，在此，仅以第一金属互连层300上方制作金属互连层为例对本专利技术提出的金属互连层刻蚀方法进行说明，所示第一金属互连层300在实际应用中可为任意一层金属互连层。第一金属互连层300上方的氮化硅层 (Si3N4) 301作为刻蚀停止层，其上方依次沉积的第一 low-k ILD 302，高介电系数ILD 303 和第二 low-k ILD304，三者共同组成层间介质，后本文档来自技高网...
【技术保护点】
一种金属互连层制作方法，应用于采用低介电系数层间介质的金属互连层，提供具有的金属互连层的晶片，其特征在于，该方法还包括：所述金属互连层上依次沉积由第一低介电系数层间介质、高介电系数层间介质和第二低介电系数层间介质组成的层间介质，所述高介电系数层间介质的介电系数大于第一和第二低介电系数层间介质；第一刻蚀所述第二低介电系数层间介质、高介电系数层间介质和第一低介电系数层间介质形成通孔；第二刻蚀所述第二低介电系数层间介质，以所述高介电系数层间介质为刻蚀停止层，在所述第二低介电系数层间介质中形成沟槽；在所述沟槽和通孔中沉积扩散阻挡层和铜籽晶层后，填充生长金属铜；化学机械研磨所述金属铜、扩散阻挡层和铜籽晶直到露出所述第二低介电系数介质层表面。
【技术特征摘要】
【专利技术属性】
技术研发人员：张海洋，周俊卿，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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