堆叠的晶片级封装器件制造技术

本发明专利技术提供了一种堆叠的晶片级封装器件。所描述的晶片级封装器件包括封装到单个晶片级封装器件中的多个管芯。在实施方式中，晶片级封装器件包括具有在其中形成的至少一个电互连部的半导体器件。至少一个半导体封装器件设置在所述半导体器件的所述第一表面上。所述半导体封装器件包括一个或多个微焊料凸块。所述晶片级封装器件还包括设置在所述半导体器件上并由所述半导体器件支撑的用以包封一个或多个所述半导体封装器件的包封结构。当所述半导体封装器件设置在所述半导体器件上时，每个微焊料凸块连接至形成在所述半导体器件中的各个电互连部。

【技术实现步骤摘要】
堆叠的晶片级封装器件
技术介绍
诸如智能手机、移动游戏设备等多媒体设备采用了给多媒体设备提供各种功能的集成电路。例如，集成电路可以给这些多媒体设备提供处理功能、存储功能等。然而，多媒体设备会继续有更多功能，其需要更多数量的集成电路以执行期望的功能(以及存储)。例如， 多媒体设备可以包括设计为执行单个或多个与特定任务相关的多个应用程序(apps)(例如，应用)。每个应用程序都需要访问用于应用程序的期望任务的电路且需要具有利用用于应用程序的期望任务的电路的能力。
技术实现思路
所描述的晶片级封装技术使得可以将多个管芯封装到单个半导体封装器件中。在实施方式中，堆叠的晶片级封装器件包括具有在其中形成的至少一个电互连部的半导体器件。至少一个半导体封装器件设置在所述半导体器件的所述第一表面上。一个或多个所述半导体封装器件包括一个或多个微焊料凸块。所述晶片级封装器件还包括设置在所述半导体器件上并由所述半导体器件支撑的用以包封一个或多个所述半导体封装器件的包封结构。当半导体封装器件设置在所述半导体器件上时，每个所述微焊料凸块连接至形成在所述半导体器件中的各个电互连部。所述电互连部在所述半导体封装器件与所述半导体器件之间提供电连接。提供本
技术实现思路
来以简化的形式介绍概念的选择，以下在具体实施方式部分会进一步描述这些概念。本
技术实现思路
既不旨在确定所要求的主题的关键特征或必要特征，也不旨在用作辅助确定所要求保护的主题的范围。附图说明参照附图描述了具体实施方式部分。在说明书和附图中的不同实例中使用的相同的附图标记可以表示相似或相同的项。图I是示出根据本公开内容的示例实施方式的堆叠的晶片级封装器件的图示局部截面图，其中在非扇出式封装配置中实施该封装器件；图2是示出根据本公开内容的示例实施方式的另一堆叠的晶片级封装器件的图示局部截面图，其中在扇出式封装配置中实施该封装器件；图3A是示出图I中所示的晶片级封装器件的图示局部截面图，其中该器件示出为包括堆叠在第二半导体封装器件上的第一半导体封装器件；图3B是示出图2中所示的晶片级封装器件的图示局部截面图，其中该器件示出为包括堆叠在第二半导体封装器件上的第一半导体封装器件；图3C是示出图I中所示的晶片级封装器件的图示局部截面图，其中该器件示出为包括与第二半导体封装器件并排堆叠的第一半导体封装器件；图3D是示出图2中所示的晶片级封装器件的图示局部截面图，其中该器件示出为包括与第二半导体封装器件并排堆叠的第一半导体封装器件；图4是示出用于制造诸如图I中所示的器件等堆叠的晶片级封装器件的示例实施方式中的工艺的流程图5至图9是示出根据图4中所示的工艺制造诸如图I中所示的器件等堆叠的晶片级封装器件的图示局部截面图10是示出用于制造诸如图2中所示的器件等堆叠的晶片级封装器件的示例实施方式中的工艺的流程图11至图17是示出根据图10中所示的工艺制造诸如图2中所示的器件等堆叠的晶片级封装器件的图示局部截面图。具体实施方式MM诸如智能手机、移动游戏设备等的多媒体设备包括采用集成电路以给多媒体设备提供功能的半导体器件。多媒体设备可以包括给多媒体设备提供特定功能和任务的不同数量的应用程序。随着应用程序数量的增多，可能需要集成电路提供更多数量的处理功能和存储功能。然而，更多数量的电路会与多媒体设备中所需的更多数量的物理空间相关联。因此，所描述的晶片级封装技术使得可以将多个管芯封装到单个晶片级封装器件中。将多个管芯封装到单个晶片级封装器件中在更小数量的物理空间中实现了增大的密度。在实施方式中，晶片级封装器件包括具有在其中形成的至少一个电互连部的半导体器件。至少一个半导体封装器件设置在所述半导体器件的第一表面上，并且所述至少一个半导体封装器件包括一个或多个微焊料凸块。因此，所述半导体器件也配置为用于晶片级封装器件的载体器件。所述晶片级封装器件还包括设置在所述半导体器件上且由所述半导体器件支撑的包封结构，以包封一个或多个所述半导体封装器件。当半导体封装器件设置在所述半导体器件上时，每个微焊料凸块连接至形成在所述半导体器件中的各个电互连部。 所述电互连部在所述半导体封装器件与所述半导体器件之间提供电连接。在实施方式中，所述晶片级封装器件可以采用非扇出式配置或扇出式配置。对于非扇出式封装配置，输入/输出(I/O)的数量直接与半导体器件(例如，载体器件)的尺寸相关。对于扇出式封装配置，I/o的数量不是半导体器件尺寸的函数。因此，较多数量的I/O 可以采用扇出式封装配置。示例实施方式图I至3D示出了根据本公开内容的示例实施方式的晶片级封装器件100。如图所示，晶片级封装器件100包括一个或多个半导体封装器件102(例如，单个管芯封装)，半导体封装器件102包括衬底104 (例如，硅晶片等)和在其中形成的一个或多个集成电路106A。 可以以多种方式来配置集成电路106A。例如，集成电路106可以包括数字电路。在另一示例中，集成电路106可以包括模拟电路。第一半导体封装器件102由合适的保护性封装材料108包封，以使得对集成电路106A的损伤和/或侵蚀最小。在一个或多个实施方式中， 材料108可以是陶瓷、塑料、环氧树脂等。第一半导体封装器件102还包括一个或多个在半导体封装器件102的表面109上布置的接触焊盘110的面阵。接触焊盘110的数量和配置可以随集成电路106A的复杂度和配置、衬底104的尺寸和形状等的变化而变化。接触焊盘 110提供电触点，集成电路106A通过所述电触点而互连至外部部件，诸如其它半导体器件、印刷电路板等。接触焊盘110可以形成在介电层111中。介电层111可以包括苯并环丁烯聚合物(BCB)、聚酰亚胺(PI)、聚苯并恶唑(ΡΒ0)、二氧化硅(SiO2)等。设置一个或多个微焊料凸块112，以在接触焊盘110与本文所描述的对应的电互连部之间提供机械和/或电互连。在一个或多个实施方式中，微焊料凸块112可以由无铅焊料来制造，所述无铅焊料诸如锡-银-铜(Sn-Ag-Cu)合金焊料(S卩，SAC)、锡-银(Sn-Ag) 合金焊料、锡-铜(Sn-Cu)合金焊料、铜柱状凸块等。然而，预期可以使用锡-铅(PbSn)焊料。微焊料凸块112的直径可以是大约四十(40)微米至大约两百(200)微米。微焊料凸块 112的间距(Pl)可以是大约六十(60)微米至大约三百(300)微米。可以将凸块界面114应用于第一半导体封装器件102的接触焊盘110，以在接触焊盘110与微焊料凸块112之间提供可靠的互连边界。例如，在图I中所示的器件102中， 凸块界面114包括应用于第一半导体封装器件102的接触焊盘110的凸块下金属层(UBM) 116。UBM 116可以具有多种成分。例如，UBM 116包括不同金属的多个层(例如，铝(Al)、钛 (Ti)、镍(Ni)、铜(Cu)等)，所述不同金属的多个层起到附着层、扩散阻挡层、可焊接层、氧化阻挡层等的作用。然而，其它UBM结构也是可行的。一起来看，微焊料凸块112和关联的凸块界面114 (例如，USB 116)包括凸块组件 118，该凸块组件118配置成将半导体封装器件102的机械和/或电互连部提供至印刷的对应电互连部。如图I至3D中所示，半导体封装器件102可以包括取决于各种设计考虑的本文档来自技高网...

【技术保护点】
一种晶片级封装器件，包括：半导体器件，具有形成在所述半导体器件中的至少一个电互连部，所述半导体器件包括第一表面和第二表面；半导体封装器件，设置在所述半导体器件的所述第一表面上；至少一个微焊料凸块，耦合至所述半导体封装器件；以及包封结构，由所述半导体器件支撑并用于包封所述半导体封装器件；其中，当所述半导体封装器件设置在所述半导体器件的所述第一表面上并且所述至少一个电互连部配置为给所述半导体封装器件提供电连接时，所述至少一个微焊料凸块与所述至少一个电互连部接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A·V·萨莫伊洛夫，T·王，YS·A·孙，
申请(专利权)人：马克西姆综合产品公司，
类型：发明
国别省市：