半导体集成电路制造方法技术

一种半导体集成电路制造方法，采用脉冲等离子体进行刻蚀，通过周期性的施加脉冲功率以产生等离子体，由于具有比连续波等离子体更低的电子温度和等离子体密度，使得等离子体损伤被大大地降低，极大的避免si?recess的形成；同时，也可以采用连续波与脉冲等离子结合的方法，在避免损伤的同时，保证刻蚀速度。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，特别地，涉及一种采用脉冲等离子体工艺实现半导体结构刻蚀的方法。
技术介绍
在过去的40年中，等离子体干法刻蚀工艺在半导体集成电路制造领域一直扮演着极为重要的角色。逻辑产品及存储器件能够在不增加功耗的基础上获得越来越高的性能，这些高性能和大容量产品的制造，很大程度上便依赖于等离子体刻蚀技术能够对集成电路的心脏一栅电极，实现精密准确的控制，能够对集成电路的互连及深槽刻蚀获得垂直的形貌控制，从而，使得晶体管得以克服一系列限制，按照摩尔定律持续微缩。随着集成电路进入45nm及以下节点，单位晶圆上芯片密度的增加需要集成更多的器件，因此，晶体管特征尺寸的线宽(CD)必须进一步缩小；另外，浅沟槽隔离(STI)结构 作为有源区之间的电绝缘也将面临进一步挑战，具体来说，由于深度不能持续微缩，结果深宽比(AR)不断增加。除此之外，用于局部互连的接触孔深宽比也要进一步增加，并且对下层衬底的选择比也提出了更高要求。总的来说，采用常规等离子体工艺实现小线宽高深宽比(HAR)沟槽或孔的刻蚀将面临越来越多的困难，诸如均匀性、微负载效应及刻蚀的深宽比依赖效应(ARDE)等。如本文档来自技高网...

【技术保护点】
一种栅结构的刻蚀方法，其特征在于，包括：提供衬底，在所述衬底上依次形成栅氧化层、栅电极层、硬掩模结构，在所述硬掩模结构之上形成所需栅结构的图案化光刻胶层；在等离子体刻蚀机的腔体中通入所需的刻蚀反应气体，采用脉冲等离子体刻蚀待刻蚀的各层，得到所需的栅结构，所述待刻蚀的各层包括栅氧化层、栅电极层、硬掩模结构；其中，所述脉冲等离子体是在所述等离子体刻蚀机的腔体的源端和偏置端均连接脉冲功率；所述脉冲功率由多个脉冲周期组成，通过调节脉冲功率的脉冲频率和脉冲占空比的来实现对所产生的等离子体的控制；所述脉冲功率的每个脉冲周期中均具有开启状态和关闭状态，在开启状态下，所述脉冲功率用于等离子体的产生。

【技术特征摘要】

【专利技术属性】
技术研发人员：孟令款，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：