混合线条的制造方法技术

本发明专利技术提供了一种混合线条的制造方法，包括以下步骤：A、在底层上依次形成材料层、第一硬掩模层和第二硬掩模层；B、对第二硬掩模层光刻/刻蚀形成第二硬掩模图形；C、在第一硬掩模层上形成光刻胶掩模图形；D、以第二硬掩模图形和光刻胶掩模图形为掩模，刻蚀第一硬掩模层，形成第一硬掩模图形；E、以第一和硬掩模图形为掩模，刻蚀材料层，形成第一线条和第二线条。依照本发明专利技术的混合线条制造方法，将同一层次图形按线条大小进行拆分，大线条用普通光学曝光，小线条用电子束曝光，旨在不影响图形质量的前提下大幅缩减曝光时间。同时采用2次硬掩膜方法有效的解决了I线光刻胶和电子束光刻胶相互影响的问题。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种电子束曝光与普通光学曝光的混合曝光/光刻来制造精细线条的方法。
技术介绍
在当前的大规模集成电路生产工艺过程中，需要进行多次光刻。目前普遍采用普通光学曝光，普通光学曝光的优势在于曝光大线条产能高，劣势在于无法曝光精细线条。如I线光源365nm的极限为O. 35um,准分子激光光源DUV248nm极限为O. 13um, DUV干法193nm极限为65nm，浸没式193极限约为20nm，用传统的光学曝光技术很难实现20nm以下的器件。 因此随着器件尺寸的不断缩小，普通的光学曝光已经无法满足精细线条的曝光需求，光学曝光技术已接近极限，目前电子束曝光和EUV已经成为下一代精细图形曝光的主要竞争者，特别是20nm以下的精细图形需采用电子束或EUV光刻。然而，对EUV技术而言，仍有若干关键技术需要攻克。相对来说电子束曝光技术比较成熟，优势在于曝光精细线条，同时不需要掩膜版，但存在曝光时间长的缺点，直接导致曝光大图形时产能较低。如果能同时发挥电子束和普通光学曝光的优势，避开各自的劣势，实现同一层次大线条用普通光学曝光小线条用电子束曝光，将有效的提升产能降低成本。为此，需要提供一种高效低成本的混合曝光方法。
技术实现思路
因此，本专利技术需要解决的技术问题就在于克服现有曝光技术中精度与产能相互牵制的缺点，有效提升产能降低成本的同时仍然能保持高精细度。本专利技术提供了一种，包括以下步骤:A、在底层上依次形成材料层、第一硬掩模层和第二硬掩模层；B、对第二硬掩模层光刻/刻蚀形成第二硬掩模图形；C、在第一硬掩模层上形成光刻胶掩模图形；D、以第二硬掩模图形和光刻胶掩模图形为掩模，刻蚀第一硬掩模层，形成第一硬掩模图形；E、以第一硬掩模图形为掩模，刻蚀材料层，形成第一线条和第二线条。其中，步骤A还包括在底层与材料层之间形成垫层。其中，步骤B包括在第二硬掩模层上形成第一光刻胶、米用第一光源对第一光刻胶曝光显影以形成第一光刻胶图形、以及以第一光刻胶图形为掩模刻蚀第二硬掩模层形成第二硬掩模图形。其中，步骤C包括在第二硬掩模图形以及第一硬掩模层上形成第二光刻胶、采用第二光源对第二光刻胶曝光显影以形成光刻胶掩模图形。其中，第一硬掩模层和第二硬掩模层材质不同。其中，第一硬掩模层和/或第二硬掩模层包括LT0、PETE0S、PESIN。其中，第一光源包括i线光源、g线光源、深紫外光源、X射线光源，第二光源包括电子束光源。其中，第一线条比第二线条宽。其中，刻蚀第一硬掩模图形之前，还包括图形检查和关键尺寸测量的步骤。其中，步骤D还包括在刻蚀第一硬掩模图形的同时去除第二硬掩模图形。其中，各步刻蚀采用等离子体干法刻蚀。其中，底层包括半导体或绝缘体，材料层包括金属、金属氮化物、单晶硅、多晶硅、氮化硅。依照本专利技术的混合线条制造方法，将同一层次图形按线条大小进行拆分，大线条用普通光学曝光，小线条用电子束曝光，旨在不影响图形质量的前提下大幅缩减曝光时间。同时采用2次硬掩膜方法有效的解决了 I线光刻胶和电子束光刻胶相互影响的问题。本专利技术所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本专利技术的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。附图说明以下参照附图来详细说明本专利技术的技术方案，其中图I是需要曝光所有图形的顶视图；图2是依照本专利技术的混合线条制造方法采用的大尺寸曝光掩模板的顶视图；图3是依照本专利技术的混合线条制造方法采用的小尺寸曝光的顶视图；以及图4至图12是依照本专利技术的混合线条制造方法各步骤对应的剖面示意图。附图标记MO需要曝光的所有图形Ml第一光刻掩模板M2第二光刻图形10、底层11、塾层20、材料层21、第一线条22、第二线条30、第一硬掩模层31/32、第一硬掩模图形40、第二硬掩模层41、第二硬掩模图形50、第一光刻胶51、第一光刻胶图形60、第二光刻胶61、第二光刻胶图形具体实施例方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了混合线条制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或方法步骤。这些修饰除非特别说明并非暗示所修饰器件结构或方法步骤的空间、次序或层级关系。参照图1，所示为需要曝光的所有图形MO，其包括右侧的较大尺寸的线条图形以及左侧较小尺寸的线条图形，也即阴影部分为镂空。图2和图3分别显示了依照本专利技术的混合线条制造方法所使用的第一光刻掩模板Ml和第二光刻图形M2,其中依光刻机曝光能力不同，需要提取的图形尺寸也不同。具体地，Ml为较大尺寸曝光例如普通光学曝光所用，其图形尺寸大于等于光刻设备的分辨率，如果用户采用DUV248和电子束，那么这个数值就是130nm ;如果用户拥有DUV193和电子束，那么这个分界点就是DUV193的极限65nm ;如果客户拥有浸没式193nm，这个分界点将会变成20nm左右。M2为较小尺寸曝光例如电子束曝光所用(M2仅为示意性质，实际生产过程中电子束曝光设备可以精确控制电子束的移动轨迹，因而无需实体的M2而仅在设备操作系统中输入电子束的移动轨迹文件，也即M2实质上是数字虚拟化的)，这些图形都是精细线条，普通光学曝光已经无法满足，其图形尺寸例如小于上述数值特别是小于等于20nm。换言之，依照本专利技术的混合线条制造方法将需要曝光的所有图形按照其精细度和尺寸要求不同而拆分成小图形区域和大图形区域，其中大图形区域制成普通光学曝光的光刻版M1，并按照以下所述的制造方法来制造混合线条，电子束曝光和普通光学曝光都只制作本身特长的图形，在不影响产品质量的前提下，大幅缩减曝光时间。首先，参照图4，在底层10上依次形成材料层20、第一硬掩模层30以及第二硬掩模层40，例如是通过LPCVD、PECVD、HDPCVD、MBE、ALD等等方法沉积形成。其中，首先提供底 层10，底层10可以是整个器件的衬底，也可以是器件形成过程中包括衬底的中间结构。衬底材质例如为体Si、SOI、体Ge、GeOI、GaN、GaAs, InSb等用于集成电路的半导体衬底，或者是表面为绝缘层的硅片(优选在体硅衬底上沉积或热氧化制成二氧化硅的衬垫层，还可以在体硅上形成氮化硅或氮氧化硅的绝缘层)、玻璃(钠钙玻璃、铝镁玻璃、钾玻璃、铅玻璃、硼硅玻璃等，可以掺杂为常用的硼磷硅玻璃BPSG，也可以是旋涂玻璃S0G，玻璃衬底优选具有矩形形状以适于切割和大面积制造且低杂质污染)、石英、塑料(优选为具有较高熔点和硬度以及良好绝缘性的组合物)、背部镂空的体硅片衬底以及具有良好绝缘性的聚合物衬底等用于显示器件的绝缘衬底。中间结构例如是形成多层互连时的中、下层结构，或者是制造金属连线之前的中间结构等等，其可包括前述的衬底以及衬底上的绝缘层和/或导电层。其次，在底层10上优选地沉积垫层11，用于稍后刻蚀的停止层或者作为栅极绝缘层，垫层11的材质可包括氧化硅、氮氧化硅、以及铪基或稀土基金属氧化物的高k材料等。随后，在垫层11上沉积材料层20，其用于构成本专利技术制造的器件中的精细线条。依照器件结构不同，材料层20的材质也不同作为晶体管栅极时材料层20可包括掺杂多晶硅，或包括Mo、Pt本文档来自技高网...

【技术保护点】
一种混合线条的制造方法，包括以下步骤：A、在底层上依次形成材料层、第一硬掩模层和第二硬掩模层；B、对第二硬掩模层光刻/刻蚀形成第二硬掩模图形；C、在第一硬掩模层上形成光刻胶掩模图形；D、以第二硬掩模图形和光刻胶掩模图形为掩模，刻蚀第一硬掩模层，形成第一硬掩模图形；E、以第一硬掩模图形为掩模，刻蚀材料层，形成第一线条和第二线条。

【技术特征摘要】

【专利技术属性】
技术研发人员：唐波，闫江，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：