蚀刻方法和装置制造方法及图纸

本发明专利技术提供一种当对形成在基板上的绝缘膜进行蚀刻时能够防止在绝缘膜的底层产生氧等离子体的坏影响的蚀刻方法。本发明专利技术的蚀刻方法包括：第一蚀刻工序，使绝缘膜（222）暴露于被等离子体化的处理气体中，对绝缘膜（222）进行蚀刻，直到厚度方向的中途；沉积物去除工序，使第一蚀刻工序结束时残存的绝缘膜（222）暴露于被氧等离子体中，去除沉积在残存的绝缘膜（222）的表面上的沉积物；和第二蚀刻工序，使残存的绝缘膜（222）暴露于被等离子体化的处理气体中，对残存的绝缘膜（222）进行蚀刻。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及对形成在基板上的绝缘膜进行蚀刻的方法和装置。
技术介绍
在半导体器件的制造工序中，当对形成在基板上的绝缘膜进行蚀刻时，需要不对底层膜造成破坏的选择比高的蚀刻工序。例如，在双应力衬里(Dual Stress Liner)技术中，当对形成在基板上的氧化硅膜进行蚀刻时，为了不对底层的氮化硅膜造成破坏，需要进行提高了相对于氮化硅膜的氧化硅膜的选择比的蚀刻。双应力衬里(Dual Stress Liner)技术为以氮化硅膜覆盖N沟道场效应管(NChannel Field Effect Transistor),对N沟道场效应管给予拉伸应力，以氮化娃膜覆盖P·沟道场效应管，对P沟道场效应管给予压缩应力(参照专利文献I)。通过对晶体管给予应力来增大晶体管的漏极电流，因此，能够提高晶体管的性能。在该双应力衬里技术中，为了分开制作给予拉伸应力的氮化硅膜和给予压缩应力的氮化硅膜，在基板上依次叠层有(I)氧化硅膜、(2)氮化硅膜、和(3)氧化硅膜。之后，需要对(3)氧化硅膜和(2)氮化硅膜进行蚀刻的工序。蚀刻中，使用将处理气体导入气密的处理容器，使处理气体等离子化，使需要进行蚀刻的绝缘膜暴露于已等离子化的处理气体中的干式蚀刻。如上所述，当对(3)氧化硅膜进行蚀刻时，需要提高相对于(2)氮化硅膜的(3)氧化硅膜的选择比。为了提高相对于(2)氮化硅膜的(3)氧化硅膜的选择比，作为蚀刻气体，使用同时进行成膜反应和蚀刻反应的CF类或CHF类蚀刻气体。并且，一边维持CF类的沉积物的沉积和蚀刻的平衡，一边进行蚀刻。现有技术文献专利文献专利文献I :日本特开2007-88452号公报
技术实现思路
专利技术需要解决的课题但是，如果使用CF类或CHF类蚀刻气体，则在(3)氧化硅膜的蚀刻结束时(过蚀刻结束时)，(2)氮化硅膜的表面依旧沉积有CF类沉积物。当沉积有CF类沉积物时，沉积物成为蚀刻掩膜(etching mask)，从而发生局部性地无法进行底层膜的(2)氮化硅膜的蚀刻的问题。为了解决这个问题，可以考虑使用如下的蚀刻技术，S卩，当(3)氧化硅膜的过蚀刻结束时，产生氧等离子体，使氧等离子体和沉积物反应而去除沉积物。但是，当氧等离子体进行高能的灰化时，(2)氮化硅膜的表面被氧等离子体氧化，在(2)氧化硅膜的表面形成氧化硅膜。如果形成氧化硅膜，则仍然无法进行作为下一个工序的(2)氮化硅膜的蚀刻。但是，即使在用于形成在栅极的侧壁上绝缘膜的蚀刻中，为了按设计制作器件，也需要防止由于氧等离子体而对基板带来破坏(凹陷(recess))。因此，本专利技术的目的在于，提供一种当对形成在基板上的绝缘膜进行蚀刻时，能够防止对绝缘膜的底层带来氧等离子体的坏影响的蚀刻方法和装置。用于解决课题的技术方案为了解决上述课题，本专利技术的一个方式为一种蚀刻方法，其为对形成在基板上的绝缘膜进行蚀刻的方法，其包括第一蚀刻工序，使所述绝缘膜暴露于被等离子体化的处理气体中，对所述绝缘膜进行蚀刻，直到厚度方向的中途；沉积物去除工序，使所述第一蚀刻工序结束时残存的绝缘膜暴露于氧等离子体中，去除沉积在所述残存的绝缘膜的表面上的沉积物；和第二蚀刻工序，使所述残存的绝缘膜暴露于被等离子体化的处理气体中，对所述残存的绝缘膜进行蚀刻刻。 本专利技术的另一个方式为一种蚀刻装置，其为对形成在基板上的绝缘膜进行蚀刻的装置，将处理气体导入气密的处理容器内，在所述处理容器内产生等离子体，由此，使所述绝缘膜暴露在被等离子体化的处理气体中，对所述绝缘膜进行蚀刻，直到厚度方向的中途，然后，将氧气导入所述处理容器内，在所述处理容器内产生等离子体，由此，使所述第一蚀刻工序结束时残存的绝缘膜暴露于氧等离子体中，去除沉积在所述残存的绝缘膜上的沉积物，然后，将处理气体导入所述处理容器内，在所述处理容器内产生等离子体，使所述残存的绝缘膜暴露于被等离子体化的处理气体中，对所述残存的绝缘膜进行蚀刻。专利技术效果根据本专利技术，当通过氧等离子体去除绝缘膜上的沉积物时，底层的表面被残存的绝缘膜所覆盖，因此，能够防止对底层产生氧等离子体所致的破坏等的坏影响。尤其是，当对氮化硅膜上的氧化硅膜进行蚀刻时，底层的氮化硅膜的表面被残存的氧化硅膜所覆盖，因此，能够防止氮化硅膜被氧等离子体氧化。而且，由于通过氧等离子体去除氧化硅膜上的CF类沉积物，因此也不会有沉积物成为蚀刻掩膜而局部性地无法进行底层的氮化硅膜的蚀刻的情况。附图说明图I是应用本专利技术的第一实施方式的蚀刻方法的CMOS晶体管的制造方法的工序图。图2是本专利技术的第一实施方式的蚀刻方法的工序图。图3是表示不同的压力下的光致抗蚀剂的蚀刻速率的实验结果的图。图4是表示不同的微波功率下的光致抗蚀剂的蚀刻速率的实验结果的图。图5是应用本专利技术的第二实施方式的蚀刻方法的MOS场效应管的制造方法的工序图。图6是RLSA蚀刻装置的概略截面图。图7是表示RLSA蚀刻装置的电介质窗的距离Z和等离子体的电子温度的关系的曲线。图8是表示狭缝天线(slot atenna)的狭缝图案(slot pattern)的一个例子的俯视图。具体实施例方式下面参照附图说明本专利技术的蚀刻方法的第一实施方式。图中，对同样的构成要素标注相同的符号。图I (A) (F)表示应用本专利技术的第一实施方式的蚀刻方法的半导体器件的制造方法、例如CMOS (Complementary Metal OxideSemiconductor、互补金属氧化物半导体)晶体管的制造方法。如图I (A)所示，在包括硅的基板W上，形成PMOS晶体管203和NMOS晶体管204。基板W被元件分离区域分离为PMOS区域201和NMOS区域202，在PMOS区域201设置有PMOS晶体管203，在NMOS区域202设置有NMOS晶体管204。在NMOS区域202形成有包括多晶硅的栅极205。在栅极205的侧壁，隔着偏置垫片(offsetspacer )206形成有侧壁垫片(sidewall spacer)207。在侧壁垫片207的表面形成有氧化硅膜208。在栅极205的两侧形成有源极·漏极区域209。被源极·漏极区域209夹着的区域为沟道区域210。在PMOS 区域201也形成有栅极211，在栅极211的侧壁隔着偏置垫片212形成有侧壁垫片213。在侧壁垫片213的表面形成有氧化硅膜214。在栅极211的两侧的硅基板W上形成有源极 漏极区域215，被源极·漏极区域215夹着的区域为沟道区域216。上述PMOS晶体管203和NMOS晶体管204通过公知的成膜、蚀刻、光刻(photolithography)、离子注入等的技术形成。在栅极205、211的表面和源极·漏极区域209、215的表面形成有包括NiSi、CoSi或TiSi等的硅化物层。 分开制作对如上所述那样形成的NMOS晶体管204和PMOS晶体管203分别给予拉伸或压缩方向的应力的应力诱发膜,使载流子的迁移率最优化的技术为双应力衬里(DualStress Liner)技术。通过对NMOS晶体管204和PMOS晶体管203的沟道区域施加应力来增大漏极电流，因此能够提高晶体管的性能。如图I⑶所示，首先，在基板W上以覆盖PMOS晶体管203和NMOS晶体管204的方式形成用于给予拉伸应力的氮化硅(SiN)膜220。例如通过本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：小津俊久，
申请(专利权)人：东京毅力科创株式会社，
类型：
国别省市：