沟槽型金属氧化物半导体元件及其制造方法技术

本发明专利技术公开一种沟槽式金属氧化物半导体(trench-gate?metal?oxide?semiconductor，TMOS)元件及其制造方法，该沟槽式金属氧化物半导体包括：基底、栅介电层、栅电极以及源极/漏极。基底具有第一掺杂区、第二掺杂区、和至少一个沟槽；且第一掺杂区与第二掺杂区形成P/N结面；沟槽由基底表面延伸穿过第二掺杂区及P/N结面，进入第一掺杂区之中。栅介电层位于沟槽的侧壁上。栅电极位于栅沟槽之中，且栅电极的上表面与基底表面之间的高度差实质上小于源极/漏极位基底之中，并邻接栅介电层。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其制造方法，且特别是涉及一种沟槽型金属-氧化物-半导体元件及其制造方法。
技术介绍
沟槽式栅极金属氧化物半导体(trench-gatemetal oxide semiconductor,TMOS)场效应晶体管的特色,是把栅极结构嵌设于半导体外延层(epitaxial layer)中的蚀刻沟槽。由于，此种场效应晶体管的载流子漂移路径(drift path)沿着沟槽侧壁形成，使得场效应晶体管的沟道长度(channel length)可大幅增加，进而大幅降低特征沟道的阻值(约降低30%左右)。因此，在相同操作电流下，不仅有助于减少静态功率损失，提高元件电流密度，并可改善传统的平面沟道(Plane channel)场效应晶体管无法同时提高元件密度与低导通阻抗要求的缺点。对于改善特征尺寸以及布线空间日益限制的问题而言，显得相当重要。然而随着集成电路的日益复杂，沟槽式栅极金属氧化物半导体场效应晶体管的发展仍有其极限，因此有需要进一步与具有平面沟道的晶体管进行结构及制程的整合，以因对集成电路集成度的不断提升以及功能多元化的发展需求，并降低制造成本。
技术实现思路
有鉴于此，本专利技术的目的之一，在于提供一种沟槽式金属氧化物半导体(trench-gate metal oxide semiconductor, TMOS)兀件，其包括基底、第一栅介电层、第一栅电极以及第一源极/漏极。基底具有第一掺杂区、第二掺杂区、和至少一个沟槽；且第一掺杂区与第二掺杂区形成P/N结面；沟槽由基底表面延伸穿过第二掺杂区及P/N结面，进入第一掺杂区之中。第一栅介电层位于沟槽的侧壁上。第一栅电极位于栅沟槽之中，且第一栅电极的上表面与基底表面之间的高度差实质上小于1500 A。第一源极/漏极位基底之中，并邻接第一栅介电层。在本专利技术的实施例中，此沟槽式金属氧化物半导体元件，还包括一个覆盖于第一栅电极上表面的介电覆盖层(dielectric capping layer)。在本专利技术的实施例中，第一掺杂区为由基底表面延伸入基底的N型阱区，第二掺杂区为P型阱区；且此P型阱区由基底表面延伸入N型阱区之中。在本专利技术的实施例中，基底包括N型埋藏层(buried layer)以及位于埋藏层上的P型外延层,其中P型外延层容许N型阱区由基底表面延伸进入其中。在本专利技术的实施例中，第一源极/漏极为一种由基底表面，沿着沟槽侧壁延伸进入P型阱区中的N型掺杂结构。在本专利技术的实施例中，沟槽式金属氧化物半导体元件，还包括第三掺杂区、第二栅介电层、第二栅介电层以及第二源极/漏极结构。其中，第三掺杂区位于基底内，并与第一掺杂区分离，且具有与第一掺杂区相同的电性。第二栅介电层位于第三掺杂区的基底表面上。第二栅电极位于第二栅介电层上。第二源极/漏极结构位于第三掺杂区中，邻接第二栅介电层，并且具有与第二掺杂区相同的电性。本专利技术的另一目的，是提供一种沟槽式金属氧化物半导体元件的制造方法，包括下述步骤首先于基底上定义第一区以及第二区。之后，在第二区中形成至少一个第一沟槽；再于第一区以及第二区上形成介电层，并填充第一沟槽。使用介电层为蚀刻掩模层，在第一区中形成至少一个第二沟槽；接着，在第二沟槽的侧壁上形成第一栅介电层；再以导体材料填充第二沟槽，以形成一个第一栅电极层。在本专利技术的实施例中，在形成第二沟槽之前或之后，还包括于第一区中，形成第一源极/漏极结构。在本专利技术的实施例中，介电层为一种化学气相沉积层；导体材料为多晶娃。在本专利技术的实施例中，在填充导体材料之后，还包括下述步骤先形成平坦层覆盖于导体材料上。之后，进行化学机械抛光移除平坦层，以及一部分导体材料；再进行全面蚀刻(blanket etching)工艺，以移除位于第一区以及第二区二者表面上的导体材料以及介电层。在本专利技术的实施例中，在移除导体材料以及介电层之后，还包括下述步骤于第二区上方形成第二栅介电层；于第二栅介电层上形成第二栅电极；以及于第二区中形成第二源极/漏极结构。在本专利技术的实施例中，在形成第二源极/漏极结构之前，还包括于第一栅电极上覆盖一个介电覆盖层。本专利技术的又一目的，在于提供一种沟槽式金属氧化物半导体元件的制造方法，包括下述步骤首先于基底上定义出第一区以及第二区。再于第一区以及第二区上形成一个图案化硬掩模层。接着以图案化硬掩模层为掩模进行蚀刻，在第一区中形成至少一个沟槽。然后，在沟槽的侧壁上形成第一栅介电层；并以导体材料填充此沟槽，以形成一个第一栅电极层。在本专利技术的实施例中，在形成图案化硬掩模层的步骤之前，还包括于第二区中形成至少一个隔离结构。在本专利技术的实施例中，此隔离结构为浅沟隔离层(shallow trenchisolator),而导体材料为多晶娃。在本专利技术的实施例中，图案化硬掩模层包括一个氧化硅薄膜层和一个氮化硅厚膜层，或一个氧化硅厚膜层和一个氮化硅薄膜层。在本专利技术的实施例中，在填充导体材料之后，还包括下述步骤先形成平坦层覆盖导体材料。再进行化学机械抛光移除平坦层，以及一部分导体材料。接着进行全面蚀刻工艺，以移除位于第一区以及第二区二者表面上的导体材料以及图案化硬掩模层。在本专利技术的实施例中，在移除导体材料以及图案化硬掩模层之后，还包括于第二区上方，形成第二栅介电层；于第二栅介电层上形成第二栅电极；以及于于第二区中，形成第二源极/漏极结构。在本专利技术的实施例中，在形成第二源极/漏极结构之前，还包括于栅电极上覆盖介电覆盖层。根据上述实施例，本专利技术将制造沟槽式金属氧化物半导体元件，与制造具有平面沟道的金属氧化物半导体元件的两种工艺加以整合，由此制造出同时具有沟槽式金属氧化物半导体结构及平面沟道金属氧化物半导体结构的(互补式)金属氧化物半导体元件。在本专利技术的一些实施例中，可将平面沟道金属氧化物半导体工艺中的浅沟隔离工艺，与沟槽式金属氧化物半导体工艺的沟槽蚀刻步骤加以整合。将用来形成浅沟隔离结构的介电层，转用为形成沟槽的蚀刻掩模层，具有降低制造成本的优势，达成半导体工艺及结构整合，降低工艺成本的目的。附图说明图IA到图II是根据本专利技术的优选实施例，所绘示的互补式金属氧化物半导体元件的工艺剖面示意图。图2A到图2H是根据本专利技术的另一优选实施例，所绘示的互补式金属氧化物半导体元件的工艺剖面示意图。 附图标记说明10 :沟槽式金属氧化物半导体场效应晶体管元件12 :平面沟道金属氧化物半导体场效应晶体管元件100 :互补式金属氧化物半导体元件101 :基底IOla :第一区IOlb :第二区IOlc :基底表面102 :第一掺杂区103 :第二掺杂区104:第三掺杂区105:第四掺杂区106 :埋藏层107 P型外延层108 :第一沟槽109:介电层110:第二沟槽IlOa:第二沟槽的侧壁111 :第一栅介电层Illa :垂直栅氧化层112:导体材料112a:垂直栅电极113 :平坦层114 P/N 结面115 P/N结面116 :第二源极/漏极结构117:第二栅介电层118:第二栅电极119:介电覆盖层S:高度差20 :沟槽式金属氧化物半导体场效应晶体管元件22 :平面沟道金属氧化物半导体场效应晶体管元件200 :互补式金属氧化物半导体元件201 :基底201a :第一区201b :第二区201c :基底表面本文档来自技高网...

【技术保护点】
一种沟槽式金属氧化物半导体元件，包括：基底，具有第一掺杂区、第二掺杂区和至少一沟槽，其中该第一掺杂区与该第二掺杂区形成P/N结面，该沟槽由基底表面延伸穿过该第二掺杂区及该P/N结面，并进入该第一掺杂区之中；第一栅介电层，位于该沟槽的侧壁上；第一栅电极，位于该沟槽之中，且该第一栅电极的上表面与该基底表面之间具有小于的高度差；以及第一源极/漏极，位于该基底中，并邻接该第一栅介电层。FDA0000084551200000011.tif

【技术特征摘要】

【专利技术属性】
技术研发人员：刘冠伶，翁士元，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：