通过形成加压的背面介电层控制器件性能制造技术

本发明专利技术公开一种通过形成加压的背面介电层控制器件性能。一种器件，包括：p型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件，位于半导体衬底的前面。第一介电层被设置在半导体衬底的背面上。第一介电层将第一应力类型的第一应力施加给半导体衬底，其中，第一介电层上覆半导体衬底并与PMOS器件和NMOS器件中的第一个重叠，并且没有与PMOS器件和NMOS器件中的第二个重叠。第二介电层被设置在半导体衬底的背面上。所述第二介电层将第二应力施加给半导体衬底，其中，第二应力是与第一应力类型相反的第二应力类型。第二介电层与PMOS器件和NMOS器件中的第二个重叠。

【技术实现步骤摘要】

本专利技术涉及一种集成电路结构。
技术介绍
由于集成电路的专利技术，半导体产业经历了由各种电子元件(即，晶体管，二极管，电阻器，电容器等)的集成密度的不断提高所导致的持续快速发展。通常，这种集成密度的改进来自于最小特征尺寸的反复减小，允许更多元件被集成在给定的芯片区域内。实际上，这些集成度改进实质上基本都是二维(2D)的，因为由集成元件所占用的体积基本上位于半导体晶圆表面上。虽然光刻的显著改进导致2D集成电路形成相当大的 改进，但是仍然存在可以以二维实现的密度的物理限制。这些限制之一是制造这些元件所需的最小尺寸。并且，当将越多的器件设置在一个芯片上时，需要更复杂的设计。由于器件数量增加，其他限制源于器件之间的互连的数量和长度的显著增加。当互连数量和长度增加时，电路的RC延时和功耗均增加。在解决以上讨论的限制的尝试中，通常使用三维集成电路(3DIC)和层叠管芯。将硅通孔(TSVs)用在3DIC和叠层芯片中。因此，探索相关工艺。
技术实现思路
根据本专利技术的一个方面，提供一种集成电路结构，包括半导体衬底#型金属氧化物半导体(PMOS)器件和η型金属氧化物半导体(NMOS)器件，位于所述半本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：半导体衬底；P型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件，位于所述半导体衬底前表面；第一介电层，位于所述半导体衬底的背面上，其中，所述第一介电层将第一应力类型的第一应力施加给所述半导体衬底，其中，所述第一介电层上覆所述半导体衬底并且与所述PMOS器件和所述NMOS器件中的第一个重叠，并且没有与所述PMOS器件和所述NMOS器件中的第二个重叠；以及第二介电层，位于所述半导体衬底的背面，其中，所述第二介电层将第二应力施加给所述半导体衬底，其中，所述第二应力为与第一应力类型相反的第二应力类型，以及其中，第二介电层与所述PMOS器件和所述NMOS器...

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈明发，林宜静，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：