通过形成加压的背面介电层控制器件性能制造技术

本发明专利技术公开一种通过形成加压的背面介电层控制器件性能。一种器件，包括：p型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件，位于半导体衬底的前面。第一介电层被设置在半导体衬底的背面上。第一介电层将第一应力类型的第一应力施加给半导体衬底，其中，第一介电层上覆半导体衬底并与PMOS器件和NMOS器件中的第一个重叠，并且没有与PMOS器件和NMOS器件中的第二个重叠。第二介电层被设置在半导体衬底的背面上。所述第二介电层将第二应力施加给半导体衬底，其中，第二应力是与第一应力类型相反的第二应力类型。第二介电层与PMOS器件和NMOS器件中的第二个重叠。

【技术实现步骤摘要】

本专利技术涉及一种集成电路结构。
技术介绍
由于集成电路的专利技术，半导体产业经历了由各种电子元件(即，晶体管，二极管，电阻器，电容器等)的集成密度的不断提高所导致的持续快速发展。通常，这种集成密度的改进来自于最小特征尺寸的反复减小，允许更多元件被集成在给定的芯片区域内。实际上，这些集成度改进实质上基本都是二维(2D)的，因为由集成元件所占用的体积基本上位于半导体晶圆表面上。虽然光刻的显著改进导致2D集成电路形成相当大的 改进，但是仍然存在可以以二维实现的密度的物理限制。这些限制之一是制造这些元件所需的最小尺寸。并且，当将越多的器件设置在一个芯片上时，需要更复杂的设计。由于器件数量增加，其他限制源于器件之间的互连的数量和长度的显著增加。当互连数量和长度增加时，电路的RC延时和功耗均增加。在解决以上讨论的限制的尝试中，通常使用三维集成电路(3DIC)和层叠管芯。将硅通孔(TSVs)用在3DIC和叠层芯片中。因此，探索相关工艺。
技术实现思路
根据本专利技术的一个方面，提供一种集成电路结构，包括半导体衬底#型金属氧化物半导体(PMOS)器件和η型金属氧化物半导体(NMOS)器件，位于所述半导体衬底前表面；第一介电层，位于所述半导体衬底的背面上，其中，所述第一介电层将第一应力类型的第一应力施加给所述半导体衬底，其中，所述第一介电层上覆所述半导体衬底并且与所述PMOS器件和所述NMOS器件中的第一个重叠，并且没有与所述PMOS器件和所述NMOS器件中的第二个重叠；以及第二介电层，位于所述半导体衬底的背面，其中，所述第二介电层将第二应力施加给所述半导体衬底，其中，所述第二应力为与第一应力类型相反的第二应力类型，以及其中，第二介电层与所述PMOS器件和所述NMOS器件中的第二个重叠。优选地，所述第一介电层和所述第二介电层中的每个均包括氮化硅。优选地，所述第二介电层包括在所述第一介电层上方延伸并且与所述第一介电层接触的部分。优选地，所述第一应力类型是拉伸的，并且所述PMOS器件和所述NMOS器件中的第一个是所述NMOS器件。优选地，所述第一应力类型是压缩的，并且所述PMOS器件和所述NMOS器件中的第一个是所述PMOS器件。优选地，所述集成电路结构进一步包括衬底通孔(TSV)，位于所述半导体衬底中；以及金属焊盘，位于所述半导体衬底的背面上，并且上覆所述半导体衬底，其中，所述金属焊盘与所述TSV电连接，其中，所述第一介电层和所述第二介电层之一包括位于所述金属焊盘的边缘部分的上方并且与所述金属焊盘的所述边缘部分重叠的部分，以及其中，通过位于所述第一介电层和所述第二介电层之一中的开口暴露所述金属焊盘的中间部分。优选地，所述第一介电层上覆与所述PMOS器件和所述NMOS器件相同的芯片中的第一导电类型的全部MOS器件并且基本上与所述全部MOS器件重叠，并且基本上没有与位于所述相同芯片中的第二导电类型的MOS器件中的任何一个重叠，以及其中，所述第一导电类型和所述第二导电 类型为相反的导电类型。根据本专利技术的另一方面，提供一种集成电路结构，包括半导体衬底；衬底通孔(TSV)，从所述半导体衬底的后表面向下延伸至所述半导体衬底的前表面；金属焊盘，位于所述半导体衬底的背面，并且与所述TSV电连接；第一介电层，在所述半导体衬底的后表面的上方，其中，所述第一介电层将第一应力类型的第一应力施加给所述半导体衬底；以及第二介电层，位于所述第一介电层上方，并且与所述第一介电层接触，其中，所述第二介电层将与所述第一应力类型相反的第二应力类型的第二应力施加给所述半导体衬底，以及其中，所述第一介电层和所述第二介电层之一包括位于所述金属焊盘的边缘部分的上方并且与所述金属焊盘的所述边缘部分重叠的一部分，其中，通过位于所述第一介电层和所述第二介电层之一中的开口暴露所述金属焊盘的中间部分。优选地，所述第一介电层和所述第二介电层中每个均包括氮化硅。优选地，所述集成电路结构进一步包括位于所述半导体衬底的所述前表面处的P型金属氧化物半导体(PMOS)器件和η型金属氧化物半导体(NMOS)器件，其中，所述第一介电层上覆所述PMOS器件和所述NMOS器件中的第一个，并且没有与所述PMOS器件和所述NMOS器件中的第二个重叠；以及其中，所述第二介电层与所述PMOS器件和所述NMOS器件中的第二个重叠。优选地，所述第二介电层与所述PMOS器件和所述NMOS器件均重叠。优选地，所述第一应力类型是拉伸的，以及所述PMOS器件和所述NMOS器件中的第一个是所述NMOS器件。优选地，所述第一应力类型是压缩的，以及所述PMOS器件和所述NMOS器件中的第一个是所述PMOS器件。优选地，所述第一介电层上覆与位于芯片中的所述PMOS器件和所述NMOS器件中的第一个的导电类型相同的所有MOS器件并且基本上与所述所有MOS器件重叠，并且基本上没有与位于所述芯片中的所述PMOS器件和所述NMOS器件中的第二个的导电类型相同的MOS器件的任何一个重叠。根据本专利技术的另一方面，提供一种方法，包括预先确定在晶圆的半导体衬底中的所选位置处的目标应力；在所述半导体衬底中形成衬底通孔(TSV);获得通过所述TSV施加给所述所选位置的第一应力；以及选择用于形成介电层的材料和工艺条件，所述介电层将第二应力施加给所述半导体衬底，其中，在所述所选位置处，所述第一应力和所述第二应力的合成应力大体上与所述目标应力相等；以及使用所述材料和所述工艺条件在所述半导体衬底的背面上形成所述介电层。优选地，所述目标应力基本上为中性应力。优选地，形成所述介电层的步骤包括在所述半导体衬底的所述背面上形成第一子层；从位于所述晶圆中的基本上所有P型金属氧化物半导体(PMOS)器件正上方或基本上所有η型金属氧化物半导体(NMOS)器件的正上方去除所述第一子层；以及在所述第一子层的剩余部分上方形成第二子层，其中，所述第一子层和所述第二子层将具有相反应力类型的应力施加给所述半导体衬底。优选地，所述第一子层和所述第二子层基本上由相同的材料形成，以及其中，用于形成所述第一子层的工艺条件与用于形成所述第二子层的工艺条件不同。优选地，获得所述第一应力的步骤包括选自基本上由以下步骤所组成的组在所述半导体衬底的所述位置处测量所述第一应力；以及从与所述晶圆不同的样本晶圆测量所述第一应力。优选地，从基本由压应力和张应力所组成的组中选择所述目标应力。附图说明为了更全面地理解实施例及其优势，现在将结合附图所进行的以下描述作为参考，其中·图I至图7示出根据各个实施例在制造背面互连结构的中间阶段的横截面图；图8至图10示出了根据可选实施例包括背面互连结构的管芯的横截面图；以及图11示出了作为PMOS器件和TSV之间的距离的函数的PMOS器件的饱和电流Idsat的漂移。具体实施例方式下面，详细讨论本专利技术各实施例的制造和使用。然而，应该理解，各实施例提供了许多可以在各种具体环境中实现的可应用的创造性的概念。所讨论的具体实施例仅仅是说明性的，而不用于限制本专利技术的范围。提供了连接到衬底通孔(TSVs，有时也被称作硅通孔)的背面互连结构以及形成该背面互连结构的方法。说明了制造实施例的中间阶段。讨论各种实施例的变型例。在整个附图和所描述的实施例中，将相同的参考标号用于指定相同的元件本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：半导体衬底；P型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件，位于所述半导体衬底前表面；第一介电层，位于所述半导体衬底的背面上，其中，所述第一介电层将第一应力类型的第一应力施加给所述半导体衬底，其中，所述第一介电层上覆所述半导体衬底并且与所述PMOS器件和所述NMOS器件中的第一个重叠，并且没有与所述PMOS器件和所述NMOS器件中的第二个重叠；以及第二介电层，位于所述半导体衬底的背面，其中，所述第二介电层将第二应力施加给所述半导体衬底，其中，所述第二应力为与第一应力类型相反的第二应力类型，以及其中，第二介电层与所述PMOS器件和所述NMOS器件中的第二个重叠。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：陈明发，林宜静，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：