【技术实现步骤摘要】
本专利技术涉及半导体电路设计领域，尤其涉及一种高速电流模式逻辑(CML)到互补金属氧化物半导体(CMOS)时钟信号转换电路。
技术介绍
现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL等，其中，CML电平是所有高速数据接口中最简单的一种，其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作，CML接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50 Ω，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16 mA。假定CML的输出负载为一个50Ω上拉电阻，则单端CML输出信号的摆幅为VCCTVCC-0. 4 V。在这种情况下，差分输出信号摆幅为800 mV，信号摆幅较小，所以功耗很低，CML接口电平功耗低于ECL的1/2，而且它的差分信号接口和ECL、LVDS电平具有类似的特点。在高速的并转串电路中，往往超过3GHz的时钟输入都是CML模式的，而在较低频率的并转串电路都是通过数字电路来实现。这样就需要一个CML转成CMO...
【技术保护点】
一种高速电流模式逻辑到互补金属氧化物半导体信号转换电路，包括：第一差分单元，第二差分单元和输出单元，所述第一差分单元包括第一差分管M1、第二差分管M2，所述第二差分单元包括第三差分管M3、第四差分管M4，所述输出单元由第一反相器和第二反相器串接而成，所述第一差分管M1、所述第二差分管M2的栅极之间接收输入电压，所述第一差分管M1的源极或者漏极与所述第二差分管M2的源极或者漏极连接，所述第一差分管M1的源极或者漏极与所述第三差分管M3的源极或者漏极连接，所述第二差分管M2的源极或者漏极与所述第四差分管M4的源极或者漏极连接，所述第三差分管M3和所述第四差分管M4的栅极对接，所...
【技术特征摘要】
【专利技术属性】
技术研发人员：曹永峰，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。