液晶显示驱动电路制造技术

本发明专利技术提供一种液晶显示驱动电路，包括：栅极驱动器、源极驱动器、多条选通线及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元包括：一薄膜晶体管、一公共电极、一像素电极、一存储电容及一计时开关，该薄膜晶体管包括：一栅极及一源极，该栅极通过计时开关电性连接至选通线，该薄膜晶体管通过选通线及数据线分别与栅极驱动器及源极驱动器电性连接。本发明专利技术通过在薄膜晶体管的栅极上串联一个计时开关，在高电平时提前断开栅极信号，从而减小因寄生电容放电电压带来的栅极导通延时的影响，避免了本该截止的薄膜晶体管却异常导通的情况，进一步提高薄膜晶体管控制的精度，提高使用该电路的大尺寸液晶显示器的质量。

【技术实现步骤摘要】

本专利技术涉及液晶显示领域,尤其涉及一种液晶显示驱动电路。
技术介绍
随着科学技术的发展以及人们生活质量的提高，液晶显示器在生活中已经随处可见，并且人们对液晶显示器件的要求也越来越高，开始追求大的显示画面，快的响应速度。但是随着液晶显示器件的增大布线的复杂度提高，而且随着TFT (Thin Film Transistor、薄膜场效应晶体管)阵列基板驱动像素电极数量的增加线路延时以及因为TFT寄生电容的存在所带来的反馈电压对每个像素电极的影响使得精确控制像素电极的难度跟着增加。请参阅图I及图2，图I为基本的TFT阵列基板的驱动电路结构示意图，图中在整个TFT阵列基板上分布着像素电极100，每一个像素电极100至少与一个TFT漏极d相连，每个薄膜晶体管的源极s至少连接一条数据线，数条数据线共同构成了数据总线结构；每 一个薄膜晶体管的栅极g至少连接一条选通线，数条选通线共同构成了选通总线结构；数据总线和选通总线通过薄膜晶体管共同控制这些像素电极的数据写入，TFT阵列基板上的第i列第j行的像素电极100共同受到选通线G(j)和数据线S(i)的控制，当对该像素电极P’(i，j)进行写操作时，选通线G(j)处于高电平，保证薄膜晶体管T(i，j)处于导通状态，此时通过数据线S(i)上所加的驱动电压的大小使与像素电极100相对的附近的液晶分子按照预定的偏转方向偏转，从而实现图像的显示。这样的写操作同时也是按行进行的，当选通线G(j)处于高电平时将对第j行的所有像素电极进行写操作。请参阅图2，其为每一个像素电极的等效驱动线路连接示意图，其中第i条数据线S(i)与第i列第j行薄膜晶体管T(i，j)的源极S相连，第j条选通线G(j)与第i列第j行薄膜晶体管T(i，j)的栅极g相连，第i列第j行薄膜晶体管T(i，j)的漏极d与第i列第j行像素电极100相连。Cgd是栅极g和漏极d之间的寄生电容，该寄生电容Cgd是在薄膜晶体管因结构特性所固有的，Ck是处在TFT基板和CF (color filte，彩色滤光片)基板之间的液晶层的等效电容，Cs是处在TFT基板和Vcom之间的一个补偿电容，该电容Cs的存在是为了通过放电保证液晶等效电容C1。上电压降低时的补偿，以适当增大液晶等效电容Clc区域中的液晶分子的偏转方向保持时间。然而随着矩阵分布的TFT阵列基板中像素电极的行和列数量的增加，增长的选通线和数据线的会带来驱动线路的延时；如图3所示，另一方面薄膜晶体管中的栅极g和漏极d之间寄生电容Cgd的存在将直接影响栅极电压Vg对薄膜晶体管的导通和截止的控制，特别是在离选通总线线路较远的末端的像素电极附近，由于选通信号在之前所经过的η-l个薄膜晶体管的寄生电容Cgd带来的的放电电压的影响以及线路延时影响，此处不但响应时间较长，同时也存在选通电压由高变低时因放电带来的衰减使得薄膜晶体管T (n，j)导通时间L延长Λ Ir也就是说本来应该截止的薄膜晶体管异常导通，这样会带来在薄膜晶体管漏极d相连的像素电极P(n，j)的驱动时间延长ATdx，导致该像素电极附近的液晶分子偏转异常带来的透射率差异和对比度异常。
技术实现思路
本专利技术的目的在于提供一种液晶显示驱动电路，能够减小寄生电容带来的延时影响，提闻使用该电路的大尺寸液晶显不器的质量。为实现上述目的，本专利技术提供一种液晶显示驱动电路，包括栅极驱动器、源极驱动器、多条选通线及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元包括一薄膜晶体管、一公共电极、一与薄膜晶体管电性连接的像素电极、一存储电容及一计时开关，所述像素电极与薄膜晶体管电性连接，所述公共电极与像素电极形成一液晶电容，所述存储电容与该液晶电容并联连接，所述薄膜晶体管包括一栅极及一源极，所述栅极通过计时开关电性连接至选通线，所述薄膜晶体管通过所述选通线及数据线分别与栅极驱动器及源极驱动器电性连接。所述多条选通线与所述多条数据线以交叉方式排列，并在交叉点处通过所述薄膜晶体管电性连接至所述像素单元。所述选通线包括一矩形选通信号，通过所述选通信号控制所述薄膜晶体管导通或截止，该矩形选通信号包括数个高电平及数个低电平，所述数个高电平及数个低电平错乱排列，每一高电平包括第一、第二时间段。所述计时开关在第一时间段内闭合，在第二时间段内断开。所述薄膜晶体管还包括一漏极，所述像素电极与所述漏极电性连接。所述薄膜晶体管的栅极与漏极因结构特性形成一寄生电容，所述寄生电容充满电后放电至两端电压等于所述薄膜晶体管阈值电压时所需的放电时间为第三时间段。所述第二时间段等于所述第三时间段。所述计时开关包括一电开关及一计时器，所述电开关包括第一、第二、第三引脚，所述计时器一端与选通线电性连接，另一端与第二引脚电性连接，所述第一引脚与选通线电性连接，所述第三引脚与薄膜晶体管的栅极电性连接。所述计时器触发该电开关断开或闭合。本专利技术的有益效果本专利技术液晶显示驱动电路，通过在薄膜晶体管的栅极上串联一个具有开关功能的计时开关，在高电平时提前断开栅极信号，并利用寄生电容放电完成驱动，从而减小因寄生电容放电电压带来的栅极导通延时的影响，避免了本该截止的薄膜晶体管却异常导通的情况发生，进一步提高薄膜晶体管控制的精度，避免了液晶分子异常偏转带来的透射率的改变和对比度异常的现象，提高使用该电路的大尺寸液晶显示器的质量。为了能更进一步了解本专利技术的特征以及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本专利技术加以限制。附图说明下面结合附图，通过对本专利技术的具体实施方式详细描述，将使本专利技术的技术方案及其它有益效果显而易见。附图中，图1为TFT阵列基板的驱动电路结构不意图；图2为像素单元的驱动电路等效连接示意图3为寄生电容带来的选通驱动电压波形；图4为本专利技术液晶显不驱动电路应用于TFT阵列基板的电路结构不意图；图5为本专利技术液晶显示驱动电路中像素单元中驱动电路连接示意图；图6为本专利技术液晶显示驱动电路中薄膜晶体管的栅极上驱动电压的波形图。具体实施例方式为更进一步阐述本专利技术所采取的技术手段及其效果，以下结合本专利技术的优选实施例及其附图进行详细描述。请参阅图4至6，本专利技术提供一种液晶显示驱动电路，包括栅极驱动器10、源极驱 动器20、多条选通线G(j)及多条数据线S(i)，该多条选通线G(j)和数据线S(i)界定多个像素单元P (i，j)，每一像素单元P(i，j)包括一薄膜晶体管T(i, j)、一公共电极40、一与薄膜晶体管T (i，j)电性连接的像素电极30、一存储电容Cs及一计时开关Z，所述像素电极30与薄膜晶体管T(i，j)电性连接，所述公共电极40与像素电极30形成一液晶电容Clc，所述栅极驱动器10及源极驱动器20通过薄膜晶体管T(i，j)在液晶电容Clc上形成驱动电压，驱动液晶分子旋转，显示图形。所述存储电容Cs与该液晶电容Clc并联连接，所述薄膜晶体管T(i，j)包括一栅极g及一源极S，所述栅极g通过计时开关Z电性连接至选通线G(j)，所述薄膜晶体管T(i，j)通过所述选通线G(j)及数据线S(i)分别与栅极驱动器10及源极驱动器20电性连接。所述多条数据线S(l)，S(2)……S(i)构成一数据总线结构S，所述多条栅极线G(l)，G (2本文档来自技高网...

【技术保护点】
一种液晶显示驱动电路，其特征在于，包括：栅极驱动器、源极驱动器、多条选通线及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元包括：一薄膜晶体管、一公共电极、一与薄膜晶体管电性连接的像素电极、一存储电容及一计时开关，所述像素电极与薄膜晶体管电性连接，所述公共电极与像素电极形成一液晶电容，所述存储电容与该液晶电容并联连接，所述薄膜晶体管包括：一栅极及一源极，所述栅极通过计时开关电性连接至选通线，所述薄膜晶体管通过所述选通线及数据线分别与栅极驱动器及源极驱动器电性连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：俞刚，顾毓波，贾沛，杨流洋，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：