移位寄存器单元、移位寄存器和显示装置制造方法及图纸

本实用新型专利技术提供一种移位寄存器单元、移位寄存器和显示装置。所述移位寄存器单元包括：进位信号输出端；驱动信号输出端；分级输出模块，分别与上拉节点、下拉节点、进位信号输出端和驱动信号输出端连接，用于通过分级输出进位信号和驱动信号，而使得在驱动信号在求值阶段维持高电平而在复位阶段维持低电平；上拉节点电平维持模块，用于在求值阶段通过第一输出控制模块维持上拉节点的电平为高电平，以使得驱动信号维持高电平。本实用新型专利技术通过输出分级和上拉节点电平维持，解决耗尽型TFT的漏电流问题对移位寄存器的影响，并增强了稳定性和可靠性，降低了功耗。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及有机发光显示领域，尤其涉及一种移位寄存器单元、移位寄存器和显示装置。
技术介绍
在有源驱动显示(Active Matrix Display)中，各行的扫描线(scan line)和各列的扫描线(data line)交叉构成了一个有源矩阵。一般采用逐行扫描的方法，依次打开各行的门管，将数据线上的电压写入像素。在显示背板上集成行扫描驱动电路，具有窄边化、低成本的优势，已经在大多数IXD / AMOLED显示器件中采用。目前制造显示器件背板的工艺有很多种，如a-Si，LTPS, Oxide (氧化物)TFT等。 a-Si工艺较成熟，成本低，但是a-Si TFT具有迁移率低和稳定性差的缺点。LTPS TFT速度快、稳定性好，但是均匀性差，成本高，还不适于大尺寸面板的制备。氧化物TFT迁移率较高，均匀性好，成本低，是未来最适合大尺寸面板显示的技术，但是氧化物TFT的I-V转移特性通常为耗尽型，即在氧化物TFT的栅源电压Vgs为零时，其仍然导通。耗尽型TFT (薄膜晶体管)给显示器件背板集成移位寄存器带来很大难度。图IA是传统的移位寄存器的结构图，图IA中所有的晶体管都是η型薄膜晶体管。如图IA所示，传统的移位寄存器包括第一输出晶体管Tl、第二输出晶体管Τ2、控制Tl的第一控制模块11和控制Τ2的第二控制模块12,每一级的移位寄存器的输出端与下一级移位寄存器的输入端连接，并交替通过两个占空比为50%的时钟信号CLKl、CLK2所控制，所有的输入信号和控制信号摆幅为VGL VGH，VGL为低电平，VGH为高电平。第一输出晶体管Tl与时钟信号0^2和输出端0爪(11)连接，起到传输高电平的作用；第二输出晶体管T2与输出低电平VGL的低电平输出端和输出端OUT (η)连接，起到传输低电平的作用。如图IB所示，该移位寄存器的工作可以分三个阶段第一个阶段是预充电阶段，当前一级移位寄存器的输出端OUT(η-l)产生一个高电平脉冲时，控制PU点(与Tl的栅极连接的节点，也即上拉节点)被充电至高电平VGH，同时控制ro点(与T2的栅极连接的节点，也即下拉节点)被放电至低电平VGL，此时Tl导通，将CLK2的低电平传至输出端OUT (η)，而Τ2关断；第二个阶段为求值阶段，在下一个时钟周期，点变为浮空状态，即与其相连的第一输出控制模块的晶体管都被关断，没有信号过来。CLK2从低电平变为高电平，随着输出电压的上升，PU点电压被连接在Tl的栅极和输出端OUT (η)之间的电容自举到一个更高的电平，从而保证输出端OUT (η)的输出电压没有阈值损失，此时H)点保持为低电平，使T2关断，防止输出端OUT (η)输出的高电平通过Τ2漏电；第三个阶段为复位阶段，即再下一个时钟周期，CLK2变为低电平，CLKl变为高电平，I3U点被放电至低电平，ro点被重新充电至高电平，这时Tl关断，T2导通，输出端OUT (η)的输出电压通过Τ2保持低电平。由图IB可知，I3U点和ro点形成互反的关系，避免Tl和Τ2同时导通造成输出异堂巾O然而如果图IA中的Tl和T2为耗尽型晶体管，输出则会产生较大的失真。首先，在求值阶段，PU点电压为高电平使Tl管导通，PD点电压虽然被放电至低电平VGL，但是由于T2的耗尽型特性，T2的Vgs虽然为O但仍不能正常关断，产生漏电流，即Tl和T2同时导通，则输出端OUT (η)输出的高电平取决于Tl和Τ2的电阻分压，通常会比正常所需高电平低很多，进而会影响下一级移位寄存器的正常工作，可能造成后级失效。其次，在复位阶段，PU点电压为低电平，PD点电压为高电平，输出端OUT (η)的输出电压为低电平，同时由于Tl为耗尽型晶体管，Tl始终导通，如果CLK2变为高电平，则输出端OUT (η)的输出电压会 产生高电平脉冲，其电位取决于Tl和Τ2的电阻分压。输出端OUT(n)的输出电压的正常波形如图IC中实线所示，输出端OUT (η)的输出电压的失真后的波形如图IC中虚线所示。除了第一输出晶体管Tl和第二输出晶体管Τ2，内部控制电路中的耗尽型TFT管同样会造成输出失效。如图2Α所示，所述第二控制模块为下拉管控制模块，所述第一控制模块包含Τ3和Τ4，Τ3和Τ4为耗尽型晶体管，其中，Τ3连接与上一级移位寄存器的输出端OUT (η-1)和PU点(与Tl的栅极连接的节点)连接，Τ3的作用是在预充电阶段将I3U点电压充电至高电平；Τ4的栅极与复位信号Rst连接，Τ4与连接I3U点和输出低电平VGL的低电平输出端连接，Τ4的作用是在复位阶段将点电压拉低。耗尽型晶体管Τ3和Τ4在求值阶段时会导通，将I3U点电压拉低，从而造成Tl不完全导通，影响输出端OUT (η)输出的高电平，如图2Β中虚线部分所示。综上所述，急需在电路结构上进行改进解决耗尽型TFT对移位寄存器输出的影响。
技术实现思路
本技术的主要目的在于提供一种移位寄存器单元、移位寄存器和显示装置，以解决耗尽型TFT的漏电流问题对移位寄存器的影响。为了达到上述目的，本技术提供了一种移位寄存器单元，包括输入端；用于在求值阶段上拉驱动信号的第一输出控制模块，其输出控制信号输出端与上拉节点连接；用于在复位阶段下拉所述驱动信号的第二输出控制模块，其输出控制信号输出端与下拉节点连接；所述第一输出控制模块还与所述输入端连接；所述移位寄存器单元还包括进位信号输出端；驱动信号输出端；用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段维持低电平的分级输出模块，分别与所述上拉节点、所述下拉节点、所述进位信号输出端和所述驱动信号输出端连接；用于在求值阶段通过所述第一输出控制模块维持所述上拉节点的电平为高电平，以使得所述驱动信号维持高电平的上拉节点电平维持模块，与所述第一输出控制模块连接。实施时，所述分级输出模块包括用于在预充电阶段和复位阶段在第一输出控制模块的控制下使得进位信号输出端输出第一低电平，并在求值阶段在第二输出控制模块的控制下使得进位信号输出端输出高电平的进位输出单元，分别与所述第一输出控制模块、所述第二输出控制模块和所述进位信号输出端连接；用于在求值阶段在第二输出控制模块的控制下使得驱动信号输出端输出高电平，并在复位阶段在第一输出控制模块的控制下使得驱动信号输出端输出第二低电平的驱动输出单元，分别与所述第一输出控制模块、所述第二输出控制模块和所述驱动信号输出端连接。实施时，所述进位输出单元包括第一进位输出薄膜晶体管和第二进位 输出薄膜晶体管；所述第一进位输出薄膜晶体管，栅极与所述第一输出控制模块的输出控制信号输出端连接，源极与所述进位信号输出端连接，漏极与第一时钟信号输入端连接；所述第二进位输出薄膜晶体管，栅极与所述第二输出控制模块的输出控制信号输出端连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端连接。实施时，所述驱动输出单元包括第一驱动薄膜晶体管、第二驱动薄膜晶体管和自举电容；所述第一驱动薄膜晶体管，栅极与所述第一输出控制模块的输出控制信号输出端连接，源极与所述驱动信号输出端连接，漏极与所述第一时钟信号输入端连接；所述第二驱动薄膜晶体管，栅极与所述第二输出控制模块的输出控制信号输出端连接，源极与第二低电平输出端连接，漏本文档来自技高网...

【技术保护点】
一种移位寄存器单元，包括：输入端；用于在求值阶段上拉驱动信号的第一输出控制模块，其输出控制信号输出端与上拉节点连接；用于在复位阶段下拉所述驱动信号的第二输出控制模块，其输出控制信号输出端与下拉节点连接；所述第一输出控制模块还与所述输入端连接；其特征在于，所述移位寄存器单元还包括：进位信号输出端；驱动信号输出端；用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段维持低电平的分级输出模块，分别与所述上拉节点、所述下拉节点、所述进位信号输出端和所述驱动信号输出端连接；用于在求值阶段通过所述第一输出控制模块维持所述上拉节点的电平为高电平，以使得所述驱动信号维持高电平的上拉节点电平维持模块，与所述第一输出控制模块连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴仲远，
申请(专利权)人：京东方科技集团股份有限公司，
类型：实用新型
国别省市：