本发明专利技术公开了一种栅极驱动电路及其驱动方法和显示装置，涉及显示领域，可减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。本发明专利技术所述栅极驱动电路包括：移位寄存器，还包括：一控多单元，与所述移位寄存器输出端相连，用于将所述移位寄存器输出的第一脉冲信号转化为多个第二脉冲信号，分别用以驱动多条栅线。
【技术实现步骤摘要】
本专利技术涉及显示
，尤其涉及一种栅极驱动电路及其驱动方法和显示装置。
技术介绍
阵列基板行驱动(Gate Driver on Array, GOA)技术，是直接将栅极驱动电路(Gate driver ICs)集成在阵列基板上,来代替外接驱动芯片的一种工艺技术。该技术的应用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，从而可实现窄边框的设计，提高产能和良品率。 如图I所示，为采用了 GOA技术的栅极驱动电路，包括多个移位寄存器(SRl SRn)、地电压信号Vss提供线、开启脉冲信号STV提供线、第一和第二时钟提供线。移位寄存器工作时的时序图如图2所示，其中，第一时钟信号CLKl和第二时钟信号CLK2的相位彼此相反。栅极驱动电路工作过程如下当STV = 1，输出一高电平脉冲给第一行像素单元相连的移位寄存器SRl的输入端，使第一行移位寄存器(SRl)打开，对面板内输出栅极高电平，其它行处于关闭状态，同时为下一行移位寄存器(SR2)输入端注入高电平，使第二行打开；当第二行SR2输出高电平时，对第一行SRl进行复位，此时除了该行，其它行处于关闭状态，同时为其下一行(移位寄存器SR3)输入端注入高电平，依次顺延，直到最后一行，各行移位寄存器(SRl SRn)的输出信号OUTl OUTn如图2所示。专利技术人发现上述方案中的每一个移位寄存器只能控制一条栅线，因此需要的布线空间较大，要求较宽的面板边框，难以满足实际设计需要，尤其难以应用在小尺寸的面板上。
技术实现思路
本专利技术所要解决的技术问题在于提供一种栅极驱动电路及其驱动方法和显示装置，一个移位寄存器可同时控制多条栅线，使用的移位寄存器的个数减少，从而减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。为达到上述目的，本专利技术的实施例采用如下技术方案一种栅极驱动电路，包括移位寄存器，还包括一控多单元，用于接收所述移位寄存器输出的第一脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线。所述多个第二脉冲信号的脉冲持续时间相等。在一个图像帧内，所述多个第二脉冲信号的脉冲持续时间之和等于所述第一脉冲信号的脉冲持续时间，且所述多个第二脉冲信号的脉冲持续时间不相重叠。可选地，所述一控多单元输出两个所述第二脉冲信号，所述一控多单元包括第一薄膜晶体管，其源极与所述移位寄存器的输出端相连，漏极与相邻两条栅线中的奇数行栅线相连，栅极接收第一控制信号；第二薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻两条栅线中的偶数行栅线相连，栅极接收第二控制信号；第三薄膜晶体管，其源极输入接地电压信号Vss，漏极与所述相邻两条栅线中的偶数行栅线相连，栅极接收第一控制信号；第四薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻两条栅线中的奇数行栅线相连，栅极接收所述第二控制信号；其中，所述第一控制信号和第二控制信号均为频率是所述移位寄存器使用的时钟信号的2倍的时钟信号，且所述第一控制信号和第二控制信号的相位彼此相反。可选地，所述一控多单元输出两个所述第二脉冲信号，所述一控多单元包括 第五薄膜晶体管，其栅极与所述移位寄存器的输出端相连，源极输入第一控制信号，漏极与相邻两条栅线中的奇数行栅线相连；第六薄膜晶体管，其栅极也与所述移位寄存器的输出端相连，源极输入第二控制信号，漏极与相邻两条栅线中的偶数行栅线相连；其中，所述第一控制信号和第二控制信号均为频率是所述移位寄存器使用的时钟信号的2倍的时钟信号，且所述第一控制信号和第二控制信号的相位彼此相反。可选地，所述一控多单元输出三个所述第二脉冲信号，所述一控多单元包括第七薄膜晶体管，其源极与所述移位寄存器的输出端相连，漏极与相邻三条栅线中的第一条相连，栅极接收第三控制信号；第八薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻三条栅线中的第二条相连，栅极接收第四控制信号；第九薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻三条栅线中的第三条相连，栅极接收第五控制信号；第十薄膜晶体管，其源极输入接地电压信号Vss，漏极与所述相邻三条栅线中的第二条相连，栅极接收第三控制信号；第十一薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第一条相连，栅极接收所述第四控制信号；第十二薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第一条相连，栅极接收第五控制信号；第十三薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第三条相连，栅极接收所述第三控制信号；第十四薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第三条相连，栅极接收所述第四控制信号；第十五薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第二条相连，栅极接收第五控制信号；其中，所述第三控制信号、第四控制信号和第五控制信号均为频率是所述移位寄存器使用的时钟信号的3倍的时钟信号，且第四控制信号的相位比所述第三控制信号落后120度，第五控制信号的相位比第四控制信号也落后120度。本专利技术提供的栅极驱动电路，所述栅极驱动电路包括上下级联的多个所述移位寄存器，其中，任一级所述移位寄存器的输出端连接下一级移位寄存器的输入端，任一级所述移位寄存器的复位信号输入端连接下一级移位寄存器的输出端。另外，本专利技术还提供一种显示装置，设置有所述的任一栅极驱动电路。对应于上述驱动电路，本专利技术还提供一种驱动方法，包括将移位寄存器输出的第一脉冲信号转化为多个第二脉冲信号；所述多个第二脉冲信号分别驱动多条栅线。可选地，所述多个第二脉冲信号分别驱动多条栅线，具体为所述多个第二脉冲信号依次开启驱动多条栅线，或者，所述多个第二脉冲信号同时开启多条栅线。 在一个图像帧内，所述多个第二脉冲信号的脉冲持续时间之和等于所述第一脉冲信号的脉冲持续时间，且所述多个第二脉冲信号的脉冲持续时间不相重叠。可选地，所述第一脉冲信号转化为两个第二脉冲信号时，所述驱动方法具体包括在所述第一脉冲信号的高电平持续时间的前半段，第一控制信号开启第一薄膜晶体管和第三薄膜晶体管，第二控制信号关断第二薄膜晶体管和第四薄膜晶体管，所述第一脉冲信号的高电平经所述第一薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述接地电压信号Vss经第三薄膜晶体管输入相邻两条栅线中的偶数行栅线；在所述第一脉冲信号的高电平持续时间的后半段，所述第一控制信号关断第一薄膜晶体管和第三薄膜晶体管，所述第二控制信号开启第二薄膜晶体管和第四薄膜晶体管，所述第一脉冲信号的高电平经第二薄膜晶体管输入相邻两条栅线中的偶数行栅线，所述接地电压信号Vss经第四薄膜晶体管输入相邻两条栅线中的奇数行栅线。可选地，所述第一脉冲信号转化为两个第二脉冲信号时，所述驱动方法具体包括在所述第一脉冲信号的高电平持续时间的前半段，第一控制信号输出高电平，第二控制信号输出低电平，所述第一控制信号输出的高电平经第五薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述第二控制信号输出的低电平经第六薄膜晶体管输入相邻两条栅线中的偶数行栅本文档来自技高网...
【技术保护点】
一种栅极驱动电路，包括移位寄存器，其特征在于，还包括：一控多单元，用于接收所述移位寄存器输出的第一脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线。
【技术特征摘要】
【专利技术属性】
技术研发人员：谷晓芳，杨通，胡明，
申请(专利权)人：京东方科技集团股份有限公司，合肥京东方光电科技有限公司，
类型：发明
国别省市：
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