本发明专利技术提供一种TFT移位寄存器电路，包括5个P型晶体管，分别为晶体管P2、P5、P6、P7、P8，其中P6、P7为共源结构，P6、P7的源极均接至VDD，P6的栅极接至P7的漏极，并与P8的源极相接，P7的栅极接至P6的源极并与P5的源极相接，P5的栅极接至P2的漏极，P8的栅极与P2的栅极接至时钟信号CLK1，P5的漏极与时钟信号CLK2相连接。
【技术实现步骤摘要】
本专利技术涉及一种TFT寄存器电路，尤其是基于金属诱导横向结晶技术的PMOS多晶硅TFT寄存器。
技术介绍
过去几年，TFT (薄膜晶体管)电路因适应时代发展和大规模应用而被广泛研究。制造TFT电路可以选择多晶硅薄膜晶体管(poly-Si TFT)，非晶硅薄膜晶体管(a-Si TFT)，有机薄膜晶体管或单晶硅薄膜晶体管。对非晶硅薄膜晶体管和有机薄膜晶体管而言，因存在某些固有缺陷造成低迁移率和高阈值电压，从而阻碍了大规模电路集成的实现。近几年也有关于在玻璃基板上尝试转移单晶硅层的报道。此外，最近一些文献也表明单晶硅薄膜晶体管(SG Si-TFT)经特殊制造工艺有可能成为大规模数字和模拟电路系统。对TFT电路最受关注的方面是工艺变化和制造成本。为了使TFT电子元件组合成高性能电路，低温多晶硅(LTPS)技术仍然应用最广。金属诱导横向结晶(MILC)技术在实现P型多晶硅薄膜晶体管方面被认为是具有应用前景的技术。然而，因多晶硅固有的晶界会对器件性能(如迁移率和均匀性)造成负面的影响，用这个简化工艺来实现高性能电路会遇到许多困难，进程也非常缓慢。TFT移位寄存器电路是面板系统(SOP)的整合过程中非常关键的电路。目前主要采用CMOS TFT电路，PMOS TFT电路。在现有的多晶硅工艺中，P型多晶硅器件比N型多晶硅具有较低的活化温度，受热载流子效应的影响小，因此器件具有更好的稳定性。而且P型TFT电路的制备与CMOS TFT电路的制备相比，只需要一次P型离子注入的工序。因此，PMOSTFT电路具有较大的优势。当前PMOS工艺以激光晶化为主，相对激光晶化，MIC(金属诱导结晶)/MILC工艺成本大大降低，但器件存在阈值电压高，亚阈值摆幅大，迁移率低等不足。因此MIC/MILC PMOS TFT移位寄存器电路常存在以下缺点(I)为弥补阈值电压高，迁移率低的不足，在测试中的激励信号使用了较大的电压脉冲，但由于TFT寄生电容的影响，出现很大的噪声和延迟，导致波形失真。(2)由于多晶硅器件的不均匀性，级联结构的电路信号畸变会被放大，最终导致电路失效。
技术实现思路
为了解决MIC/MILC PMOS TFT移位寄存器电路的上述缺点，本专利技术提供了一种TFT移位寄存器电路，可优化电路拓扑结构，精简电路中晶体管的数量，弥补和改善器件的均匀性。本专利技术提供一种TFT移位寄存器电路，包括5个P型晶体管，分别为晶体管P2、P5、P6、P7、P8，其中P6、P7为共源结构，P6、P7的源极均接至VDD，P6的栅极接至P7的漏极，并与P8的源极相接，P7的栅极接至P6的源极并与P5的源极相接，P5的栅极接至P2的漏极，P8的栅极与P2的栅极接至时钟信号CLK1，P5的漏极与时钟信号CLK2相连接。根据本专利技术提供的TFT移位寄存器电路，其用作移位寄存器的一个单元。根据本专利技术提供的TFT移位寄存器电路，其中P型晶体管为PMOS多晶硅薄膜晶体管，该PMOS薄膜晶体管由金属诱导结晶技术或金属诱导横向结晶技术制成。本专利技术还一种TFT移位寄存器版图的拓扑结构，在该拓扑结构中，诱导孔的方向垂直于晶体管的沟道方向。根据本专利技术提供的拓扑结构，包括多个沟道宽度相同且沟道长度相同的晶体管，多个所述晶体管级联以等效于一个大尺寸晶体管。本专利技术还一种TFT移位寄存器，具有多个如上所述的TFT移位寄存器电路。本专利技术还一种TFT移位寄存器，其具有上述TFT移位寄存器版图的拓扑结构。 本专利技术提供的TFT移位寄存器电路中，薄膜晶体管器件的场效应迁移率为65. 21cm2/Vs,阈值电压为_3. 5V，亚阈值摆幅为O. 56V/dec。本文同时对电路进行了特别设计以提高耐用性。附图说明以下参照附图对本专利技术实施例作进一步说明，其中图I为PMOS TFT扫描单元的原理图；图2为扫描单元的时序图；图3为移位单元的寄生电容；图4为P5管栅压的电容馈通效应；图5为根据本专利技术一个实施例的版图拓扑结构示意图；图6为输入信号噪声容限；图7为扫描电路的结构图。具体实施例方式以下结合附图和实施例对本专利技术进行详细描述，其中，在以下的描述中，将描述本专利技术的多个不同的方面，然而，对于本领域内的普通技术人员而言，可以仅仅利用本专利技术的一些或者全部结构或者流程来实施本专利技术。为了解释的明确性而言，阐述了特定的数目、配置和顺序，但是很明显，在没有这些特定细节的情况下也可以实施本专利技术。在其他情况下，为了不混淆本专利技术，对于一些众所周知的特征将不再进行详细阐述。实施例I本实施例提供了一种TFT移位寄存器电路，作为移位寄存器其中的一个单元(stage)，其电路图如图I所示，该TFT移位寄存器电路包括5个P型晶体管P2、P5、P6、P7、P8，其中P6、P7为共源结构，P6、P7的源极均接至VDD，P6的栅极接至P7的漏极，并与P8的源极相接，P7的栅极接至P6的源极并与P5的源极相接，P5的栅极接至P2的漏极，P8的栅极与P2的栅极接至时钟信号CLK1，P5的漏极与时钟信号CLK2相连接。如图2所示，为该TFT移位寄存器电路某一时段的信号波形图。P2为开关晶体管，P5为驱动晶体管，P2晶体管被定时开启，当开路信号保持较大时，就能积极有效控制P5晶体管的栅极。相反，当开路信号保持较小时，就不能有效控制该P5晶体管的栅极。在这种情况下，P5晶体管就保持着动态开启的状态。然后通过P5驱动晶体管由CLK2产生输出信号。P6、P7、P8晶体管有储存输出电压的功能，类似于简化的DRAM电路。每个晶体管的W/L比率可以用Smart spice EDA工具进行优化。图3是考虑寄生效应的图I的等效电路。从图3中可以看出，当启用P5驱动功能时产生自举效应。由于CLK2导线结点与P5门栅结点会出现耦合，因此会被其他结点的耦合来重新构建动态控制。适当的自举效应有利于加剧输出波形的下降边多的被困自控制现象也会产生故障，从而对P5栅极氧化物不利。如图4所示，为压降的波形，可看出自举压降优化成约O. 7V。根据本实施例提供的TFT移位寄存器电路，其中PMOS薄膜晶体管为多晶硅薄膜晶体管，该PMOS薄膜晶体管可由金属诱导结晶技术或金属诱导横向结晶技术制成。实施例2 本实施例提供一种TFT移位寄存器版图的拓扑结构，在该拓扑结构满足下列条件I)条形诱导孔的方向垂直于晶体管的沟道方向，以使得晶体管的沟道方与多晶硅晶粒的生长方向(即晶化方向)平行，如图5所示；2)将大晶体管分割成多个沟道宽度相同且沟道长度相同的小晶体管，并使这些小晶体管级联，通过级联的方式来等效于一个大尺寸的晶体管。其中所述级联包括串联和并联串联是指源/漏极相接，沟道串联，即某个小晶体管的漏极和其它小晶体管的源极相接。并联则是指源/漏极相接，沟道并联，即某个小晶体管漏极与另一个小晶体管漏极相接。级联之后的大尺寸的晶体管可用作图I中的晶体管P2、P5、P6、P7、P8。因为晶体管的沟道方向与多晶硅晶粒生长方向平行，因此可最大限度的将晶体管的有源区控制于多晶硅晶粒区内，在统计上保证晶体管的均匀性。栅级和沟道分开而形成固定沟道宽度和长度的小晶体管，通过使小晶体管级联的方式来等效于一个大尺寸的晶体管，这样有利于提高整体均匀性。本实施例提供的TFT移位寄存器版图的拓扑结构能够提高工艺过程中设本文档来自技高网...
【技术保护点】
一种TFT移位寄存器电路，包括5个P型晶体管，分别为第一晶体管(P2)、第二晶体管(P5)、第三晶体管(P6)、第四晶体管(P7)和第五晶体管(P8)，其中第三晶体管(P6)和第四晶体管(P7)为共源结构，第三晶体管(P6)和第四晶体管(P7)的源极均接至VDD，第三晶体管(P6)的栅极接至第四晶体管(P7)的漏极，并与第五晶体管(P8)的源极相接，第四晶体管(P7)的栅极接至第三晶体管(P6)的源极并与第二晶体管(P5)的源极相接，第二晶体管(P5)的栅极接至第一晶体管(P2)的漏极，第五晶体管(P8)的栅极与第一晶体管(P2)的栅极接至第一时钟信号(CLK1)，第二晶体管(P5)的漏极与第二时钟信号(CLK2)相连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：孙鹏飞，郭海成，凌代年，邱成峰，贾洪亮，蒲卫国，黄飚，
申请(专利权)人：广东中显科技有限公司，
类型：发明
国别省市：
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