纳米器件沟道超薄栅介质电容测试方法技术

本发明专利技术提供了一种纳米器件沟道超薄栅介质电容测试方法，包括：向器件施加第一频率的交流测试信号，确定器件在第一频率下的第一阻抗矢量包括幅值与相角；向器件施加第二频率的交流测试信号，确定器件在第二频率下的第二阻抗矢量包括幅值与相角；通过第一频率、第二频率、第一阻抗以及第二阻抗确定器件的电容。本发明专利技术的纳米器件沟道超薄栅介质电容测试方法，利用射频-超高频双频阻抗测试方法直接测定纳米沟道超薄栅介质的微小电容，能以较小误差测定纳米器件沟道与栅电容，抑制超薄栅介质高漏电的寄生影响，提高纳米器件沟道的微小电容测试量程，且对纳米器件沟道电容的直接在片测试无需特殊测试结构。

【技术实现步骤摘要】

本专利技术涉及一种电容测试方法，特别是涉及一种。
技术介绍
从90nm CMOS集成电路技术节点起，随着器件特征尺寸的不断缩小，多项集成电路新技术、新材料与新工艺被不断引入到器件结构以不断提高器件与电路性能。这些新技术包括沟道应变、高迁移率沟道(Ge，111-V)异质集成等。如图IA所示为传统的常规MOS器件结构，其包括衬底I、衬底中的浅沟槽隔离 (STI) 2、被STI2包围的有源区中的具有轻掺杂源漏结构(LDD)的重掺杂源漏区3、栅极介质层4、栅极材料层5以及栅极隔离侧墙6。源漏区3之间的沟道区距离随着器件栅长持续缩小，各种寄生效应越来越突出，导致器件性能大幅度下降。为了提高器件性能，业界提出了如图IB所示的新型纳米MOS器件结构，其包括硅衬底I、衬底中的STI2、刻蚀衬底I形成沟槽后在沟槽中外延生长的SiGe (或者Si :C等其它材料)源漏区3、超薄的高介电常数(高k)材质的栅极介质层4、金属栅极5、栅极隔离侧墙6。其中，源漏区3之间的沟道区7可采用载流子迁移率大于衬底硅的材料例如应变硅、Ge或III-V族化合物制成，例如可以在衬底I上沉积沟道区材料然后刻蚀源漏区沟槽再外延本文档来自技高网...

【技术保护点】
一种纳米器件沟道超薄栅介质电容测试方法，包括：向测试端口施加第一频率的交流测试信号，确定器件在第一频率下的第一阻抗矢量Z1幅值|Z1|与相角Φ1；向测试端口施加第二频率的交流测试信号，确定器件在第二频率下的第二阻抗矢量Z2幅值|Z2|与相角Φ2；通过第一频率、第二频率、第一阻抗矢量以及第二阻抗矢量确定器件的电容。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，梁擎擎，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：