形成多个间隔特征的方法技术

本发明专利技术揭示一种形成多个间隔特征的方法，其包括在下伏材料上形成牺牲硬掩膜材料。所述牺牲硬掩膜材料具有至少两个不同组成的层。去除所述牺牲硬掩膜材料的部分以在所述下伏材料上形成掩膜。所述掩膜的个别特征具有至少两个不同组成的层，其中所述个别特征中每一者的所述层中的一个层具有至少400.0MPa的拉伸固有应力。所述个别特征具有大于0.0MPa的总拉伸固有应力。当在所述下伏材料中蚀刻时使用所述掩膜，从而形成多个包含所述下伏材料的间隔特征。揭示其它实现方式。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术所揭示的实施例涉及，例如在制造集成电路时。
技术介绍
在制造集成电路时，当在下伏材料中蚀刻时可使用掩膜来形成所希望的特征形状。光刻加工是一种用于制造所述掩膜的技术。举例来说，可使光阻剂沉积在衬底上并且曝露于图案化辐射，然后显影以形成图案化光阻掩膜。随后可转印所述光阻掩膜的图案而在下伏衬底材料中形成电子装置组件，所述下伏衬底材料是一种或一种以上导电、绝缘或半导电材料。在许多应用中，掩膜的光阻材料本身的坚固度不足以在完成装置特征的蚀刻时充当掩膜。在这些情况下可在光阻剂与用于形成装置特征的材料之间使用硬掩膜材料。 因此，光阻掩膜图案被转印在硬掩膜材料中，随后所述硬掩膜材料被用作比光阻剂更为坚固的蚀刻掩膜。在这些情况下，在蚀刻硬掩膜材料期间或在蚀刻硬掩膜材料之下的材料期间光阻剂可能被完全去除。集成电路制造不断地制造越来越小的特征宽度尺寸以将个别装置组件的尺寸降至IJ最小并且由此增加集成电路内组件的密度。集成电路中的一个常见组件是导电线，例如全局或局部互联线。其它示例导线包括晶体管栅极线，所述晶体管栅极线可能并有或可能不并有沿个别晶体管栅极线间隔分布的电荷储存区域。当蚀刻硬掩膜之下的导电材料以形成导线时，需要线材料的侧壁对应于图案化硬掩膜材料的侧壁的纵向定向。然而，当最小线宽度接近30纳米时，蚀刻可能会具有形成以波状方式沿线的纵向定向蜿蜒的线侧壁的趋势。这可能不合需要。举例来说，参看图1，显示现有技术衬底10的一部分的俯视图。所述部分包括多个线构造14，其已被图案化在下伏衬底材料12上。线构造14是使用间距倍增技术(pitchmultiplication technique)形成,其中所述线的个体的最小宽度是约25纳米,并且紧邻的线之间的间隔是约30纳米。使用包含压缩的无定形碳层容纳于压缩的未掺杂二氧化硅层上的牺牲硬掩膜材料(未图示)作为掩膜的间隔线特征。这导致侧壁沿线的纵向定向有所描绘的不合需要的线波纹
技术实现思路
附图说明图I是说明促成本专利技术的一些实施例的问题的集成电路的图解俯视图。图2是在根据本专利技术的一个实施例的工艺中的半导体衬底的图解截面图。图3是在图2所示的后一个加工步骤中所述图2衬底的视图。图4是在图3所示的后一个加工步骤中所述图3衬底的视图。图5是在图4所示的后一个加工步骤中所述图4衬底的视图。图6是在图5所示的后一个加工步骤中所述图5衬底的视图。图7是图6的俯视图。图8是在根据本专利技术的一个实施例的工艺中的半导体衬底的图解截面图。图9是在图8所示的后一个加工步骤中所述图8衬底的视图。图10是在图9所示的后一个加工步骤中所述图9衬底的视图。具体实施例方式本专利技术的实施例包括形成多个间隔特征(例如形成多个间隔导电线)的方法。可或者和/或另外形成其它特征。在一些实施例中，所形成的导线具有不大于30纳米的各别最小线宽度，例如在处理并减少如上文在
技术介绍
章节中所鉴别的所述窄线的线波纹时。最初参考图2-7对特征的制造进行讨论，所述特征是多个具有不大于30纳米的各 别最小线宽度的间隔电荷储存晶体管栅极线，例如如可用于闪光灯或其它电路中。参看图2，衬底片段20可能是半导电衬底或其它衬底。在此文件的上下文中，术语“半导体衬底”或“半导电衬底”被定义为表示包含半导电材料的任何构造，所述半导电材料包括(但不限于)块状半导电材料，例如半导电晶片(单独或呈在它上面包含其它材料的集合形式)；以及半导电材料层(单独或呈包含其它材料的集合形式)。术语“衬底”是指任何支撑结构，包括(但不限于)上述半导电衬底。衬底20包含半导电材料22,半导电材料22可包含娃，基本上由硅组成，或由硅组成。举例来说，其可能包含本底稍微掺杂有P型掺杂剂的块状单晶娃。半导电材料22可包含绝缘体上半导体型(semiconductor-on-insulator)衬底或一些已存在或有待开发的其它衬底的一部分。已在半导电材料22上形成隧道电介质24。所述隧道电介质可包含任何合适的组合物或组合物的组合，其中未掺杂二氧化硅是一种示例。已在隧道电介质24上形成电荷保持材料26。所述电荷保持材料可包含浮动栅极(例如多晶娃)或可包含电荷收集材料(例如氮化硅)。电荷保持材料可为均质或非均质的，并且例如可包含嵌在介电材料内的纳米点。已在电荷保持材料26上形成阻挡电介质28。所述阻挡电介质可包含任何合适的组合物或组合物的组合。举例来说，所述阻挡电介质可包含氮化硅、二氧化硅或各种具有大于二氧化硅的介电常数的高k介电材料中任一种中的一种或一种以上，基本上由其组成，或由其组成。已在阻挡电介质28上形成控制栅极材料(Control gate material) 30o所述控制栅极材料最终在电路构造成品中导电并且可包含一种或一种以上金属、含金属组合物和导电掺杂半导电材料，基本上由其组成，或由其组成。在一个实施例中，导电层30的所有下伏材料都可看作是基底。已在控制栅极材料30上形成牺牲硬掩膜材料32。在一些实施例中，所述牺牲硬掩膜材料包含将如下文所表征的至少两个不同组成的层。在图2中描绘牺牲硬掩膜材料32包含两个层34和36。可使用两个以上的层。此外，图2描绘一个示例实施例，其中所形成的牺牲硬掩膜材料32与导电材料30直接物理接触。可在硬掩膜材料32与导电材料30中间提供一个或一个以上额外层。无论如何，在此文件的上下文中，“层”的使用无需包括或完全覆盖所述下伏材料，并且与“材料”同义。层可为不连续的或仅部分容纳在下伏材料之上。已在牺牲硬掩膜材料32上向外形成抗反射涂层38和光阻层40。可使用任何合适的有机或无机抗反射涂层，或不使用抗反射涂层。此外，与提供任何抗反射作用无关和/或与是否在牺牲硬掩膜材料上向外使用任何其它抗反射材料无关，可涵盖抗反射涂层材料作为牺牲硬掩膜材料的一部分。光阻剂40可包含任何合适的现有或有待开发的正型或负型光阻剂。然而，不需要光刻。参看图3，光阻剂40已经被适当图案化并显影而形成所描绘的掩膜线区块，其将用于形成牺牲硬掩膜材料的蚀刻掩膜。参看图4，牺牲硬掩膜材料32的部分已经被去除而形成包含多个间隔掩膜线45的掩膜42，所述多个间隔掩膜线45容纳在控制栅极材料30之上，在一个实施例中，间隔掩膜线45具有不大于30纳米的各别最小宽度。间隔掩膜线45的各别宽度可相对于彼此相同或不同，并且间隔掩膜线可相对于彼此具有相同或不同形状。此外，个别掩膜线45的宽度可能不恒定。图4构造可通过使用一种或一种以上合适的各向异性蚀刻化学来产生。据描绘牺牲硬掩膜材料32已经完全蚀刻到下伏控制栅极材料30，尽管这并不是所需要的。此夕卜，可在此时或随后在蚀刻牺牲硬掩膜材料32之下的材料时去除一些或所有光阻剂40和 抗反射涂层38，或不去除所述层。无论如何，在一个实施例中，间隔掩膜线45包含至少两个不同组成的层，其中显示两个层34和36。在将如下文所描述蚀刻下伏材料期间，间隔掩膜线45的个体的所述层中的一个层具有至少400. OMPa的拉伸固有应力，并且个别间隔掩膜线各具有大于O. OMPa的总拉伸固有应力。在此文件的上下文中，用正数(兆帕斯卡(mega-pascal))指示拉伸固有应力，用负数(兆帕斯卡)指示压缩固有应力，并且O. OMpa指示无固有应力。此外，用较大负数指示较本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：法雷尔·古德，周葆所，方小龙，其他发明人请求不公开姓名，
申请(专利权)人：美光科技公司，
类型：
国别省市：