可重构逻辑块制造技术

本发明专利技术涉及可重构逻辑块。提供一种可编程逻辑器件，其包括可以被配置为随机存取存储器(RAM)或者查找表(LUT)的诸如逻辑阵列块(LAB)的逻辑块。提供模式标记以指示诸如在逻辑块部分重构期间使用的配置RAM(CRAM)的配置逻辑的操作模式。提供使能读取标记以指示在数据验证过程期间是否将读出存储在配置逻辑中的值或者是否将读出已知状态。因此，配置逻辑的区域部分被包括以及不被包括在数据验证和校正过程中允许配置逻辑的区域存储设计状态以及用户定义状态二者。此外，配置逻辑的区域可以动态地从一个状态重构至另一个状态而不引起验证错误。

【技术实现步骤摘要】
可重构逻辑块相关申请的交叉引用本申请要求DavidMendel等人于2012年2月8日提交的题为“RECONFIGURABLELOGICBLOCK”的美国专利申请No.13/369,226(律师案卷号ALTRP281/A03571)的优先权权益，并且要求DavidMendel等人于2011年7月1日提交的题为“RECONFIGURABLELOGICBLOCK”的共同未决且共同转让的美国临时专利申请No.61/504,115(律师案卷号ALTRP281P/A03571)的权益，在此通过参考将其全文引入并用于所有目的。
本公开总地涉及集成电路。更具体地，本公开涉及用于实施集成电路的技术和系统。
技术介绍
可编程逻辑器件(PLD)是包含了可以被编程以执行许多逻辑功能的固定逻辑电路的半导体集成电路。在通常情况下，逻辑设计者使用计算机辅助设计(CAD)工具以设计定制逻辑电路。这些工具使用关于给定可编程逻辑器件的硬件容量的信息来帮助设计者使用在该给定可编程逻辑器件上可获得的多个资源实施定制逻辑电路。用户可以选择在PLD的一部分中实施设计状态。如果实施了设计状态，则PLD的该部分可以存储指示了特定设计配置的值，诸如查找表。备选地，用户可以选择在PLD的该部分中实施用户定义状态。如果实施用户设计状态，则PLD可以作为用户RAM而工作。传统PLD的能力限于，当需要验证或者校正配置中的潜在错误的能力时并行地存储设计状态和用户定义状态二者。传统PLD的能力也限于当PLD维持操作时可以从一个状态重构至另一个状态。因此，用户能力限于在可编程逻辑器件中实施逻辑电路。
技术实现思路
一种器件，诸如可编程逻辑器件(PLD)，包括逻辑块，其中该逻辑块包括多个逻辑元件。器件可以进一步包括与逻辑块关联的配置逻辑，其中配置逻辑存储用于包含在逻辑块中的多个逻辑元件的值。器件也可以包括存储模式标记的第一存储器单元，其中模式标记标识配置逻辑存储的是用户定义状态还是设计状态，其中配置逻辑响应于存储用户定义状态而不被包括在数据验证和校正过程中，并且其中配置逻辑响应于存储设计状态而被包括在数据验证和校正过程中。器件可以进一步包括存储了使能读取标记的第二存储器单元，其中使能读取标记标识在数据验证和校正过程期间是否将要读出存储在配置逻辑中的值或者是否将要读出已知状态。在各种实施例中，配置逻辑不被包括在数据验证和校正过程中防止了数据验证和校正过程修改配置逻辑。在特定实施例中，定位模式标记或者使能读取标记以减少在校正模式标记或者使能读取标记中的错误与修改和模式标记或者使能读取标记相关联的配置逻辑之间的时间。根据各种实施例，逻辑块响应于配置逻辑存储了用户定义状态而作为用户定义的随机存取存储器或者移位寄存器而操作。在特定实施例中，模式标记或者使能读取标记包括单个数据比特。根据各种实施例，通过三模冗余(triplemodularredundancy)、更大的门面积、保护性电容器、或者使用增大的电压来保护模式标记或者使能读取标记。在特定实施例中，逻辑块是现场可编程门阵列(FPGA)块，并且其中存储器单元是随机存取存储器单元、锁存器或者寄存器。根据各种实施例，模式标记和使能读取标记与用于多于一个逻辑块的配置逻辑相关联。另一方面，器件可以包括多个逻辑块，其中多个逻辑块的每一个逻辑块包括多个逻辑元件。器件可以进一步包括与多个逻辑块的至少一个逻辑块相关联的配置逻辑，其中配置逻辑标识存储在包含于多个逻辑块的至少一个逻辑块中的多个逻辑元件中的值，并且其中配置逻辑存储在包括多个配置随机存取存储器(CRAM)单元列的CRAM单元阵列中。配置逻辑可以包括存储模式标记的第一存储器单元，其中模式标记标识配置逻辑存储的是用户定义状态还是设计状态，其中配置逻辑响应于存储了用户定义状态而不被包括在数据验证和校正过程中，并且其中配置逻辑响应于存储了设计状态而被包括在数据验证和校正过程中。配置逻辑也可以包括存储使能读取标记的第二存储器单元，其中使能读取标记标识在数据验证和校正过程期间是否将要读出存储在配置逻辑块中的值或者是否将要读出已知状态。在各种实施例中，配置逻辑占用CRAM单元阵列中多于一列的CRAM单元。在特定实施例中，模式标记和使能读取标记与多于一个的逻辑块相关联。根据各种实施例，逻辑块响应于配置逻辑存储了用户定义状态而作为用户定义的随机存取存储器或者移位寄存器而操作。在特定实施例中，通过三模冗余、更大的门面积、保护性电容器或者使用增大的电压来保护模式标记或者使能读取标记。根据各种实施例，配置逻辑被存储在存储与配置逻辑相关联的模式标记和使能读取标记的CRAM的列之外的CRAM的列中。另一方面，器件可以包括逻辑块，其中逻辑块包括多个逻辑元件以及与逻辑块相关联的配置逻辑，其中配置逻辑存储标识存储在包含于逻辑块中的多个逻辑元件中的值的值。器件可以进一步包括根据编码方案编码的第一存储器单元和第二存储器单元，其中编码方案标识模式标记和使能读取标记。在各种实施例中，模式标记标识配置逻辑存储的是用户定义状态还是设计状态，其中配置逻辑响应于存储了用户定义状态而不被包括在数据验证和校正过程中，并且其中配置逻辑响应于存储了设计状态而被包括在数据验证和校正过程中。在特定实施例中，使能读取标记标识在数据验证和校正过程期间是否将要读出存储在配置逻辑中的值或者是否将要读出已知状态。在各种实施例中，模式标记响应于第一存储器单元和第二存储器单元存储了第一值而标识查找表(LUT)模式。在各种实施例中，第一值可以通过分别存储在第一存储器单元和第二存储器单元中的1和0的值、0和1的值、或者0和0的值来标识。模式标记也可以响应于第一存储器单元和第二存储器单元存储了第二值而标识随机存取存储器(RAM)模式。在各种实施例中，第二值可以通过分别存储在第一存储器单元和第二存储器单元中的1和1的值来标识。使能读取标记可以响应于第一存储器单元和第二存储器单元存储了第三值而确定将要读出已知状态。在各种实施例中，第三值可以通过分别存储在第一存储器单元和第二存储器单元中的1和0的值、0和1的值、或者0和0的值来标识。使能读取标记也可以响应于第一存储器单元和第二存储器单元存储了第四值而确定将要读出存储在配置逻辑中的值。在各种实施例中，第四值可以通过分别存储在第一存储器单元和第二存储器单元中的0和0的值来标识。根据各种实施例，第一存储器单元可以定位于配置逻辑的第一侧上，而第二存储器单元可以定位于配置逻辑的第二侧上。在一些实施例中，第一侧可以与第二侧相对。例如，第一存储器单元可以定位于配置逻辑的左侧上，而第二存储器单元可以定位于配置逻辑的右侧上。以该方式定位第一存储器单元和第二存储器单元允许从左至右或者从右至左地设定值以在LUT模式和RAM模式之间切换逻辑块。在特定实施例中，配置逻辑不被包括在数据验证和校正过程中防止了数据验证和校正过程修改配置逻辑。在各种实施例中，通过三模冗余、更大的门面积、保护性电容器或者使用增大的电压来保护第一存储器单元和第二存储器单元。附图说明图1是在部分重构期间可以使用的可编程逻辑器件的示例性示意图。图2是根据本专利技术的一个实施例的在可编程逻辑器件中的配置随机存取存储器和逻辑块的示例性示意图。图3是根据本专利技术的一个实施例本文档来自技高网...

【技术保护点】
一种器件，包括：逻辑块，其中所述逻辑块包括多个逻辑元件；配置逻辑，所述配置逻辑与所述逻辑块相关联，其中所述配置逻辑可操作为标识存储在所述多个逻辑元件中的值；第一存储器单元，所述第一存储器单元存储模式标记值，其中所述模式标记值可操作为标识所述配置逻辑是存储用户定义状态还是存储设计状态，其中响应于所述配置逻辑存储所述用户定义状态，而不将所述配置逻辑包括在数据验证和校正过程中，并且其中响应于所述配置逻辑存储所述设计状态，而将所述配置逻辑包括在所述数据验证和校正过程中；以及第二存储器单元，所述第二存储器单元存储使能读取标记值，其中所述使能读取标记值可操作为标识在所述数据验证和校正过程期间是否将读出存储在所述配置逻辑中的值或者是否将读出已知状态。

【技术特征摘要】
2011.07.01 US 61/504,115;2012.02.08 US 13/369,2261.一种集成电路器件，包括：逻辑块，其中所述逻辑块包括多个逻辑元件；配置逻辑，所述配置逻辑与所述逻辑块相关联，其中所述配置逻辑可操作为标识存储在所述多个逻辑元件中的值；第一存储器单元，所述第一存储器单元存储模式标记值，其中所述模式标记值可操作为标识所述配置逻辑是存储用户定义状态还是存储设计状态，其中响应于所述配置逻辑存储所述用户定义状态，而不将所述配置逻辑包括在数据验证和校正过程中，并且其中响应于所述配置逻辑存储所述设计状态，而将所述配置逻辑包括在所述数据验证和校正过程中；以及第二存储器单元，所述第二存储器单元存储使能读取标记值，其中所述使能读取标记值可操作为标识在所述数据验证和校正过程期间是否将读出存储在所述配置逻辑中的值或者是否将读出已知状态，其中通过使用三模冗余、更大门面积、保护性电容器或者增大的电压中的至少一个来实施所述模式标记值或者使能读取标记值。2.根据权利要求1所述的器件，其中不将所述配置逻辑包括在所述数据验证和校正过程中防止了所述数据验证和校正过程修改所述配置逻辑。3.根据权利要求1所述的器件，其中定位所述模式标记值或者使能读取标记值，以减少在所述数据验证和校正过程期间扫描所述模式标记值或者使能读取标记值与扫描所述配置逻辑之间的时间。4.根据权利要求1所述的器件，其中所述用户定义状态具有随机存取存储器或者移位寄存器的功能。5.根据权利要求1所述的器件，其中所述模式标记值或者使能读取标记值包括单个数据比特。6.根据权利要求1所述的器件，其中通过使用三模冗余来实施所述模式标记值或者使能读取标记值。7.根据权利要求1所述的器件，其中所述逻辑块是现场可编程门阵列(FPGA)块，并且其中所述第一存储器单元或所述第二存储器单元是随机存取存储器单元、锁存器或者寄存器。8.根据权利要求1所述的器件，其中所述模式标记值和使能读取标...

【专利技术属性】
技术研发人员：D·W·孟德尔，G·赖，周璐，B·B·佩德森，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：