高压BCD工艺中高压器件的隔离结构制造技术

本实用新型专利技术提供了一种高压BCD工艺中高压器件的隔离结构，包括：具有第一掺杂类型的半导体衬底；具有第二掺杂类型的外延层，位于所述半导体衬底上，所述第一掺杂类型和第二掺杂类型相反；具有第一掺杂类型的隔离区，贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级；场氧化层，位于所述隔离区上。本实用新型专利技术能够使BCD高压器件所在外延岛得到有效隔离，提高BCD工艺中高压器件的击穿电压，而且在最小场氧化层的厚度下，使高压器件铝布线和硅表面的寄生开启电压可以达到1200V以上，从而改善整个高压BCD工艺硅表面氧化层台阶的平坦度，提高产品的可靠性。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种高压B⑶工艺中高压器件的隔离结构，尤其涉及一种1200V量级的高压BCD工艺中高压器件的隔离结构。
技术介绍
B⑶工艺是一种单片集成工艺技术，这种技术能够在同一芯片上制作Bipolar、CMOS和DMOS器件，简称为B⑶工艺。由于B⑶工艺综合了以上三种器件各自的优点，这使BCD工艺成为集成电路的主流工艺技术。BCD工艺技术已经发展了多年，有许多成熟的工艺方案。BCD工艺可以对于不同的电路选择不同的器件来达到相应电子电路器件的最优化，实现整个电路的低功耗、高集成度、高速度、高驱动能力的要求。BCD工艺是电源管理、显示驱动、汽车电子等IC制造工艺的上佳选择，具有广阔的市场前景。 随着国家节能降耗力度的加大，大功率半导体分立器件产业保持着持续、快速、稳定的发展，产业规模不断壮大，以高压集成电路为核心高压功率开关器件的电力电子功率模块和组件获得了越来越广泛的应用，现正沿着高电压、高功率、高密度三个不同研究方向发展。其中应用于三相交流380V或440V、480V供电的变频电机驱动回路中的高压集成电路，就是采用1200V高压B⑶工艺产品。对于1200V高电压B⑶工艺，除了关键的1200V高压LDMOS器件的开发外，还必须开发具有能使这些高压器件所在外延岛能得到有效隔离的隔离结构，同时，还必须考虑到这些高压器件铝布线上的高压对硅表面所引起的寄生效应，如1200V器件铝布线和硅表面的寄生开启电压也必须大于1200V。
技术实现思路
本技术要解决的技术问题是提供一种高压BCD工艺中高压器件的隔离结构，使BCD高压器件所在外延岛能得到有效隔离，并提高BCD工艺中高压器件如LDMOS晶体管等器件的击穿电压，而且在最小场氧化层的厚度下，使高压器件铝布线和硅表面的寄生开启电压可以达到1200V以上，从而改善整个高压B⑶工艺硅表面氧化层台阶的平坦度，提高产品的可靠性。为解决上述技术问题，本技术提供了一种高压BCD工艺中高压器件的隔离结构，包括具有第一掺杂类型的半导体衬底；具有第二掺杂类型的外延层，位于所述半导体衬底上，所述第一掺杂类型和第二掺杂类型相反；具有第一掺杂类型的隔离区，贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级；场氧化层，位于所述隔离区上。可选地，所述高压器件在击穿时所述隔离区和所述高压器件所在的外延岛电荷完全耗尽，所述外延岛指的是相邻隔离区之间的外延层。可选地，所述场氧化层的厚度为6000~ 18000A。可选地，所述外延层为叠层结构。可选地，所述外延层为2层的叠层结构，包括相叠的第一外延层和第二外延层。可选地，所述第一外延层的厚度为3· (Γ15. O μ m，电阻率为I. (TlO Ω · cm ;所述第二外延层的厚度为3. 0 15· O μ m，电阻率为I. 0 4· O Ω · cm。可选地，所述第一掺杂类型为P型，第二掺杂类型为N型。可选地，所述隔离结构还包括具有第一掺杂类型的隔离表面区，位于所述场氧化层下的外延层表面。与现有技术相比，本技术具有以下优点·本技术实施例的高压BCD工艺中高压器件的隔离结构中，隔离区的掺杂浓度与外延层的掺杂浓度为同一数量级，使得隔离区之间的外延岛的浓度与隔离区接近平衡状态，在器件高压击穿时隔离区和高压器件所在的外延岛电荷接近完全耗尽，使得外延岛上的高压器件击穿点发生在纵向外延结面上，因此可以提高诸如LDMOS晶体管等器件的击穿电压。进一步地，本技术实施例中的隔离区的掺杂浓度比常规隔离结浓度低，载流子浓度相应也较低，而且在器件高压击穿时隔离区中的电荷接近耗尽，由MOS电容CV理论可知，当载流子浓度较小时，在相同开启电压下，MOS电容的氧化层厚度较薄，例如在1200V量级高压BCD工艺中，高压器件铝布线下的场氧化层厚度可以较小，隔离结构仍然能够承受1200V的寄生击穿耐压，从而改善整个高压B⑶工艺硅表面氧化层台阶的平坦度，提高产品的可靠性。另外，本技术实施例中的隔离结构在纵向分多次形成，由位于半导体衬底中的埋层、多个外延层中的隔离区域相接而成，可以减小隔离区的横向扩散尺寸，节省版图面积。此外，对于P型掺杂的隔离区，在场氧化层下方还可以形成P型掺杂的隔离表面区，防止在形成场氧化层时的吸硼作用使得隔离结构的表面杂质浓度降低而导致隔离结构的漏电现象。附图说明图I是本技术实施例的高压BCD工艺中高压器件的隔离结构的制造方法的流程不意图；图2至图8是本技术实施例的高压B⑶工艺中高压器件的隔离结构的制造方法中各步骤对应的剖面结构示意图。具体实施方式下面结合具体实施例和附图对本技术作进一步说明，但不应以此限制本技术的保护范围。图I示出了本实施例的高压BCD工艺中高压器件的隔离结构的制造方法的流程示意图，包括步骤S11，提供具有第一掺杂类型的半导体衬底；步骤S12，在所述半导体层上形成具有第二掺杂类型的外延层，并在所述外延层中形成具有第一掺杂类型的隔离区，所述隔离层贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级，所述第一掺杂类型与第二掺杂类型相反；步骤S13，在所述隔离区上形成场氧化层。其中第一掺杂类型是P型和N型掺杂中的一种，第二掺杂类型为P型和N型中的另一种，本实施例中第一掺杂类型为P型，第二掺杂类型为N型，但本领域技术人员应当理解，上述两种掺杂类型可以互换。下面结合图I和图2至图8对本实施例的高压B⑶工艺中高压器件的隔离结构的制造方法进行详细说明。首先参考图2，提供P型掺杂的半导体衬底10，在其中形成P型掺杂的第一埋层12和N型掺杂的第二埋层11。其中，半导体衬底10例如可以是〈100〉晶向的硅衬底，电阻率为1(Γ300Ω ·αιι，初始氧化的氧化层厚度为O. 2^0. 6 μ米之间可选。第一埋层12和第二埋层11的形成过程可以包括用光刻版定位出N型掺杂的第二埋层11的区域，之后进行离子注入，注入离子例如可以为锑离子，注入能量为60KeV，剂量在1E15 2E15/cm2之间可选，之后进行退火，退火温度为120(Tl250°C之间可选，时间在O. 5 2H之间可选；用光刻版定位出P型掺杂的第一埋层12的区域，之后进行离子注入，注入离子例如可以是硼离子，注入能量为6(Tl00KeV，剂量在lE12 lE14/cm2之间可选，之后进行退火，退火温度为ΚΚΚΓ ΙΟΟ 之间可选，时间在0.5 2H之间可选。其中，P型掺杂的第一埋层12作为隔离区的第一层。参考图3,在半导体衬底10上生长N型掺杂的第一外延层13,覆盖第一埋层12和第二埋层11。具体包括在形成第一外延层13之前，可以用I :l(Tl :20的HF酸进行清洗，然后生长第一外延层13，其厚度为3. (Γ15. Oym,电阻率为I. 0 10 Ω · cm。参考图4，对第一外延层13进行离子注入，形成P型掺杂的第一隔离区14，作为隔离区的第二层。具体包括生长薄氧化层，厚度为300A至600A之间可选；之后使用光刻版定位第一隔离区14并进行离子注入，注入的离子例如可以是硼离子，注入能量为60 IOOKeV,剂量为1E12 lE14/cm2，之后进行退火，退火温度为10本文档来自技高网...

【技术保护点】
一种高压BCD工艺中高压器件的隔离结构，其特征在于，包括：具有第一掺杂类型的半导体衬底；具有第二掺杂类型的外延层，位于所述半导体衬底上，所述第一掺杂类型和第二掺杂类型相反；具有第一掺杂类型的隔离区，贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级；场氧化层，位于所述隔离区上。

【技术特征摘要】
1.一种高压B⑶工艺中高压器件的隔离结构，其特征在于，包括 具有第一掺杂类型的半导体衬底； 具有第二掺杂类型的外延层，位于所述半导体衬底上，所述第一掺杂类型和第二掺杂类型相反； 具有第一掺杂类型的隔离区，贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级； 场氧化层，位于所述隔离区上。2.根据权利要求I所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述高压器件在击穿时所述隔离区和所述高压器件所在的外延岛电荷完全耗尽，所述外延岛指的是相邻隔离区之间的外延层。3.根据权利要求I所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述场氧化层的厚度为6000 I 8000A-4.根据权利要求I或3所述的高压BCD工艺中高压...

【专利技术属性】
技术研发人员：闻永祥，张邵华，江宇雷，孙样慧，俞国强，
申请(专利权)人：杭州士兰集成电路有限公司，杭州士兰微电子股份有限公司，
类型：实用新型
国别省市：