计算的过程控制制造技术

本发明专利技术涉及计算的过程控制。本发明专利技术还提供了在计算过程控制(CPC)领域中的多个创新。CPC通过分析光刻设备/过程的时间漂移在芯片制造循环过程中提供了独特的诊断能力，和提供了有助于实现光刻设备/光刻过程的性能稳定性的方案。本发明专利技术的实施例通过保持光刻设备的性能和/或光刻过程的参数实质上接近预先定义的基准线条件而能够实现优化的过程窗口和更高的产率。这通过使用光刻过程模拟模型比较测量的时间漂移与基准线性能来完成。如果在制造中，CPC通过平衡晶片量测技术和反馈回路优化了特定图案或掩模版的扫描器，和除此之外监控和控制在时间上的重叠和/或CD均匀性(CDU)性能，以连续地保持系统接近基准线条件。

【技术实现步骤摘要】

本专利技术的
整体上涉及光刻过程和光刻设备，尤其涉及光刻设备和过程的性能稳定性控制。
技术介绍
可以将光刻设备用在例如集成电路(IC)的制造中。在这种情形中，掩模可以包含对应于IC的单个层的电路图案，这一图案可以被成像到已经涂覆了辐射敏感材料(抗蚀齐IJ)层的衬底(硅晶片)上的目标部分(例如包括一个或更多的管芯)上。通常，单个晶片将包含被经由投影系统连续地(一次一个地)辐射的相邻目标部分的整个网络。在一种类型的光刻投影设备中，每一目标部分通过一次将整个掩模图案曝光到目标部分上而被辐射；这样的设备通常称作为晶片步进机。在一种可替代的设备(通常称为步进扫描设备)中，通过投影束沿给定的参考方向(“扫描”方向)渐进地扫描掩模图案、同时沿与该方向平行或反向平行的方向同步扫描衬底台，来辐射每一目标部分。因为通常投影系统的放大率因子为M(通常< I)，衬底台被扫描的速度V将是掩模台被扫描的速度的M倍。在使用光刻投影设备的制造过程中，掩模图案被成像到至少部分地被辐射敏感材料(抗蚀剂)层覆盖的衬底上。在这一成像步骤之前，衬底可能经历各种工序，诸如涂底、抗蚀剂涂敷以及软焙烤。在曝光后，衬底可以经历其它的工序，例如曝光后焙烤(PEB)、显影、硬焙烤以及对所成像的特征的测量/检验。这一系列的工序被用作为使器件(例如IC)的单个层形成图案的基础。这样的图案化的层之后可能经历各种过程，诸如蚀刻、离子注入(掺杂)、金属化、氧化、化学机械抛光等，所有的这些工序都是用于最终完成单个层。如果需要多个层，那么整个工序或其变形将不得不对于每一新层重复采用。最终，一系列器件将设置在衬底(晶片)上。之后通过诸如切片或切分等技术，将这些器件彼此分开，据此独立的器件可以安装在载体上，连接至引脚等。为了简便起见，投影系统在本申请中可以被称为“透镜”，然而这一术语应当广义地解释成包括各种类型的投影系统，例如包括折射式光学装置、反射式光学装置以及折射反射式系统。辐射系统还可以包括根据用于引导、成形或控制投影辐射束的这些设计类型中的任一种进行操作的部件，这样的部件还可以在下文中被统称或单独称为“透镜”。另外，光刻设备可以是具有两个或更多的衬底台(和/或两个或更多的掩模台)的类型。在这样的“多台”装置中，可以并行地使用额外的台，或可以在一个或更多的台上执行预备步骤的同时，将一个或更多的其它台用于曝光。参考上文的光刻掩模包括对应于将被集成到硅晶片上的电路部件的几何图案。用于产生这样的掩模的图案通过使用CAD (计算机辅助设计)程序来形成，这一过程通常被称为EDA(电子设计自动化)。大多数CAD程序遵循一组预定的设计规则，以便形成功能化掩模。这些规则通过处理和设计限制来设定。例如，设计规则限定了电路器件(诸如栅极、电容器等)之间或互连线之间的间隔公差，以便确保电路器件或线不会以不期望的方式相互作用。设计规则限制典型地被称为“临界尺寸”(CD)。电路的临界尺寸可以被定义为线或孔的最小宽度或两个线或两个孔之间的最小间隔。因此，CD确定了设计电路的整体尺寸和密度。当然，集成电路制造中的一个目标是在晶片上(经由掩模)忠实地复现原始电路设计。注意到，微光刻术是半导体集成电路的制造中的核心步骤，其中在半导体晶片衬底上形成的图案限定了半导体器件(诸如微处理器、储存芯片等)的功能元件。类似的光刻技术也用于形成平板显示器、微机电系统(MEMS)以及其它器件。随着半导体制造工艺不断发展，电路元件的尺寸被不断地降低，同时每一器件的功能元件(诸如晶体管)的数量在数十年来一直遵循通常称为“摩尔定律”的趋势而稳步地增长。在现在的技术条件下，通过使用被称为扫描器的光学光刻投影系统来制造前沿器件的关键层，该扫描器使用来自深紫外激光光源的照射将掩模图像投影到衬底上，从而产生具有充分地低于IOOnm的尺寸的独立的电路特征，即该电路特征的尺寸小于投影光波长的一半。 印刷具有小于光学投影系统的经典分辨率限制的尺寸的特征的过程，通常被称为低h光刻术，其基于分辨率公式CD = Ic1X X /NA，其中\是采用的辐射波长(当前在大多数情形中是248nm或193nm) ,NA是投影光学装置的数值孔径，⑶是“临界尺寸”(通常是印刷的最小特征尺寸)，以及h是经验分辨率因子。通常，k:越小，在晶片上复现如同由电路设计者为获得特定的电功能和性能而设计的形状和尺寸的图案，变得越困难。为了克服这些困难，复杂的精细调节步骤被应用于投影系统以及掩模设计。这些例如包括但不限于NA和光学相干性设定的优化、定制的照射方案、相移掩模的使用、在掩模布局上的光刻邻近效应校正或通常被定义成“分辨率增强技术(RET) ”的其它方法。作为RET的一个重要的例子，光学邻近效应校正(OPC)解决了晶片上所印刷的特征的最终尺寸和定位不仅仅是掩模上的对应特征的尺寸和定位的函数的问题。注意到，术语“掩模”和“掩模版”在此处是可以相互通用的。对于在典型的电路设计上出现的小的特征尺寸和高的特征密度，给定特征的特定边缘的位置在一定程度上将受其它邻近特征的存在或不存在的影响。这些邻近效应由于光从一个特征耦合至另一特征的微小量的光而产生。类似地，邻近效应可以由在通常在光刻曝光之后的曝光后焙烤(PEB)、抗蚀剂显影和蚀刻期间的扩散和其它化学效应产生。为了确保特征根据给定的目标电路设计的需要在半导体衬底上产生，可能需要使用复杂的数值模型来预测邻近效应，和需要在成功地制造高端器件之前将校正或预变形施加至掩模设计。在典型的高端设计中，几乎每一特征边缘都需要一些修改，用以实现足够接近目标设计的所印刷的图案。这些修改可以包括边缘位置或线宽的位移或偏置以及“辅助”特征的应用，所述“辅助”特征不是要印刷它们自己，但是将影响相关的主要特征的性质。虽然OPC已经集成到计算的光刻术领域中，但是基于晶片量测的过程控制已经用于车间产品领域中。为了优化整个显影循环次数和制造方案，计算的光刻工作者和车间产品制造者已经协作工作以优化目标设计、光刻过程和光刻设备参数。从历史上来看，芯片制造者已经相互独立地优化了多个制造步骤。然而，在朝向32nm技术节点和更小的技术节点进发时，独立的优化不再是足够的。所需要的是全盘的光刻术方法，其智能地集成了计算光刻术、基于晶片量测的光刻术以及过程控制。
技术实现思路
本专利技术提供了在计算的过程控制(CPC)领域中的多个创新。CPC通过分析光刻设备/过程的时间漂移在芯片制造循环期间提供了独特的诊断能力，和提供了有助于实现光刻设备/光刻过程的性能稳定性的方法。本专利技术的实施例通过保持光刻设备的性能和/或光刻过程的参数实质上接近于预先定义的基准线条件而能够实现优化的过程窗口和更高的产率。这通过比较所测量的时间漂移与基准线性能模型来完成。如果在制造中，CPC通过平衡晶片量测技术和反馈回路优化了特定图案或掩模版的扫描器，和监控和控制此外在时间上的重叠和/或⑶均匀性(⑶U)性能，以连续地保持系统接近基准线条件。CPC可以被针对于特定的客户要求、特定的技术节点和/或特定应用修改。本专利技术的额外的方面用于补偿非扫描器的效应，诸如抗蚀剂过程漂移表征。本专利技术的还一方面能够使用从过程识别标志(signature)图案(PSP)收集的晶片量测数据实现扫描器的匹配。 在参本文档来自技高网...

【技术保护点】
一种通过减小用于光刻过程的光刻设备的性能的时间漂移来控制所述光刻过程的方法，所述方法包括步骤：(a)定义所述光刻设备的基准线性能，其中用于所述基准线性能的光刻模型被通过使用从在初始时刻使用所述光刻过程曝光的图案收集的第一组晶片量测数据获得，其中所述光刻模型配置成模拟一个或更多的光刻过程参数关于所述光刻设备的一个或更多的设定的变化；(b)通过相对于所述基准线性能来分析与所述光刻设备的当前的性能相关联的时间漂移来监控所述光刻设备的性能稳定性，其中所述时间漂移通过比较在所述初始时刻收集的晶片量测数据和从在随后时刻曝光的图案收集的随后的晶片量测数据来确定；和(c)通过减小所述基准线性能和所述当前的性能之间的差别来调整所述光刻设备的所述一个或更多的设定，以减小所确定的时间漂移，由此保持所述光刻过程在所定义的基准线性能内或实质上接近所定义的基准线性能。

【技术特征摘要】
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【专利技术属性】
技术研发人员：叶军，曹宇，J·P·库门，
申请(专利权)人：ASML荷兰有限公司，
类型：发明
国别省市：