集成电路系统技术方案

本实用新型专利技术提供一种集成电路系统。该集成电路系统包括应用逻辑集成电路、至少一个内存集成电路及串行信道控制单元。该应用逻辑集成电路包括应用处理单元和内存控制单元。该内存控制单元具有总线。每一个内存集成电路包括第一信道接口、内存阵列及第二信道接口。该内存阵列是用以储存数据。该串行信道控制单元是耦接于该第二信道接口，用以输出该数据；该总线是适用于该应用处理单元与该内存集成电路，以及该应用逻辑集成电路、该至少一个内存集成电路与该串行信道控制单元是整合于预定封装。因此，因为该内存控制单元可被客制化以因应不同的应用处理单元与内存集成电路，所以具有最佳化的效能、效率以及成本。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种集成电路系统，尤指一种通过客制化的内存控制单元，以提升内存控制单元的效能、效率以及成本的集成电路系统。
技术介绍
一般说来，内存集成电路通常会基于特定工业标准(例如联合电子设备工程会议(Joint Electronic Device Engineering Council, JEDEC))而被设计成独立于应用逻辑集成电路的标准内存集成电路。亦即基于特定工业标准，内存集成电路是被设计成适用于各种不同应用逻辑集成电路的标准内存集成电路，而不是被设计成适用于特定应用逻辑集成电路。在应用逻辑集成电路中，应用逻辑集成电路需要内存控制器以控制标准内存集成电路与应用逻辑集成电路之间的沟通。因为内存控制器必须和各种不同的标准内存集成电路沟通，所以在应用逻辑集成电路中的内存控制器倾向被设计具有次佳化的效能、效率以及成本，以因应各种不同的标准内存集成电路。然而,现在业界倾向于提供内存集成电路的确好芯片(known good die)以方便和应用逻辑集成电路整合于特定系统级封装(System in Package，SIP)。因为应用逻辑集成电路仅需和内存集成电路的确好芯片(并不需要因应各种不同的标准内存集成电路)，所以如果应用逻辑集成电路中的内存控制器还是被设计成具有次佳化的效能、效率以及成本，以因应各种不同的标准内存集成电路，则应用逻辑集成电路将不会发挥最大效能。
技术实现思路
本技术的一实施例提供一种集成电路系统。该集成电路系统包括应用逻辑集成电路、至少一个内存集成电路及串行信道控制单元。该应用逻辑集成电路包括应用处理单元和内存控制单元。该内存控制单元是耦接于该应用处理单元，该内存控制单元具有总线。该至少一个内存集成电路中的每一个内存集成电路包括第一信道接口、内存阵列及第二信道接口。该第一信道接口是耦接于该内存控制单元；该内存阵列是用以储存数据。该串行信道控制单元是耦接于该第二信道接口，用以输出该数据；其中该总线是客制化以适用于该应用处理单元与该内存集成电路，以及该应用逻辑集成电路、该至少一个内存集成电路与该串行信道控制单元是整合于预定封装。本技术的还一实施例提供一种集成电路系统。该集成电路系统包括应用逻辑集成电路、至少一个内存集成电路及串行信道控制单元。该至少一个内存集成电路中的每一个内存集成电路包括第一信道接口、内存阵列及第二信道接口。该内存阵列是用以储存数据。该串行信道控制单元是耦接于该第二信道接口，用以输出该数据。该应用逻辑集成电路包括应用处理单元和内存控制单元。该内存控制单元是耦接于该应用处理单元与该第一信道接口，其中该内存控制单元具有总线，该内存控制单元是用以支持可变电压、可变频率或可变总线位宽；其中该应用逻辑集成电路、该至少一个内存集成电路与该串行信道控制单元是整合于预定封装本技术的还一实施例提供一种集成电路系统。该集成电路系统包括应用逻辑集成电路、至少一个内存集成电路及串行信道控制单元。该应用逻辑集成电路包括应用处理单元和内存控制单元。该至少一个内存集成电路中的每一个内存集成电路包括第一信道接口、内存阵列及第二信道接口。该内存阵列是用以储存数据。该串行信道控制单元是耦接于该第二信道接口，用以输出该数据。该内存控制单元是耦接于该应用处理单元与该第一信道接口，其中该内存控制单元具有总线，该内存控制单元是用以支持可变电压、可变频率或可变总线位宽；其中该总线是客制化以适用于该应用处理单元与该内存集成电路，以及该应用逻辑集成电路、该至少一个内存集成电路与该串行信道控制单元是整合于预定封装。本技术提供一种集成电路系统。该集成电路系统是利用客制化的内存控制单元，以适用于应用处理单元与内存集成电路。另外，本技术中的应用逻辑集成电路、至少一个内存集成电路与串行信道控制单元是整合于预定封装内。因此，本技术不仅可缩小该集成电路系统的面积，且因为本技术的该内存控制单元可被客制化以因应不同 的应用处理单元与内存集成电路，所以具有最佳化的效能、效率以及成本。附图说明图I是为本技术的一实施例提供一种集成电路系统的示意图。图2是为说明总线是客制化以适用于应用处理单元与二个内存集成电路的示意图。图3是为说明二个内存集成电路通过凸点阵列整合成为一颗具有较大容量的内存集成电路的不意图。图4是为说明层迭封装的示意图。图5是为说明封装内封装的示意图。图6是为说明系统级封装的示意图。图7是为说明集成电路系统根据产生自二个照相机的图像信号，产生对象的视深的示意图。图8是为说明照相机与视角的示意图。图9是为本技术的还一实施例提供一种集成电路系统的示意图。其中，附图标记说明如下100、900集成电路系统102应用逻辑集成电路103、104、105内存集成电路106串行信道控制单元107凸点阵列108下一级电路110预定封装402、404、502、504封装406、506、508、606、608 标准接口408球门阵列500封装内封装600系统级封装801图像传感器802透镜803位置804中心位置912缓存器1022应用处理单元1024内存控制单元1026应用逻辑集成电路接口1042第一信道接口1044内存阵列1046第二信道接口10242总线C1、C2照相机CD、W距离D视深O物件PD像素距离Θ K Θ 2视角具体实施方式请参照图1，图I是为本技术的一实施例提供一种集成电路系统100的示意图。如图I所示，集成电路系统100包括应用逻辑集成电路102、内存集成电路104及串行信道控制单元106。但本技术并不受限于仅包括内存集成电路104，亦即本技术可包括一个以上的内存集成电路。应用逻辑集成电路102包括应用处理单元1022、内存控制单元1024及应用逻辑集成电路接口 1026。应用逻辑集成电路接口 1026是耦接于应用处理单元1022与内存控制单元1024，用以接收产生自二个照相机Cl与C2的图像信号。应用处理单元1022是为3D图像撷取单元，用以根据产生自二个照相机Cl与C2的图像信号，产生对象O的视深D。但在本技术的还一实施例中，应用处理单元1022是为2D图像撷取单元，应用逻辑集成电路接口 1026接收产生自一个照相机Cl的图像信号。内存控制单元1024是耦接于应用处理单元1022，内存控制单元1024是可为并行内存控制单元，具有总线10242，其中总线10242是客制化以适用于应用处理单元1022与内存集成电路104，且总线10242可支持至少32位。亦即内存控制单元1024并不是符合联合电子设备工程会议(JEDEC)的标准内存控制单元，所以内存控制单元1024可被最佳化设计，以因应内存集成电路104。另外，内存控制单元1024是通过直接娃晶穿孔(Through Silicon Via, TSV)技术所制造，其中直接硅晶穿孔技术是将晶圆进行垂直堆栈，在晶圆上以蚀刻或雷射的方式钻孔，再将导电材料如铜、多晶硅、钨等填入钻孔形成导电的通道的技术，使导线连接长度缩短到等于堆栈晶圆的厚度。另外，请参照图2，图2是为说明总线10242是客制化以适用于应用处理单元1022与二个内存集成电路103、105的示意图。如图2所示，总线10242可被客制化以同时支持二个内存集成本文档来自技高网...

【技术保护点】
一种集成电路系统，包括：应用逻辑集成电路，包括：应用处理单元；及内存控制单元，耦接于该应用处理单元，该内存控制单元具有总线；至少一个内存集成电路，每一个内存集成电路包括：第一信道接口，耦接于该内存控制单元；内存阵列，用以储存数据；及第二信道接口；及串行信道控制单元，耦接于该第二信道接口，用以输出该数据；该集成电路系统的特征在于还包括：该总线是客制化以适用于该应用处理单元与该内存集成电路，以及该应用逻辑集成电路、该至少一个内存集成电路与该串行信道控制单元是整合于预定封装。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李祖昌，卢超群，洪政裕，
申请(专利权)人：钰创科技股份有限公司，
类型：实用新型
国别省市：