一种基于总线从单元接口的时钟管理模块制造技术

本实用新型专利技术公开了一种基于总线从单元接口的时钟管理模块，包括时钟控制模块、时钟分频模块和寄存器单元；所述时钟控制模块和时钟分频模块通过总线连接，在时钟分频模块上设置有时钟门控模块和寄存器单元。本实用新型专利技术的有益效果是：可以根据总线从单元的工作状态，动态的通过软、硬件改变或者关闭从单元模块的时钟，从而降低整个系统的功耗，增强航天元器件的竞争力。该模块已经成功应用并流片，将整个SoC系统的功耗由0.96W降低到0.85W。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于电子领域，涉及一种基于从单元接口的低功耗设计装置，尤其是一种从单元接口中增加相应的时钟管理模块，该时钟管理模块能有效降低从单元的功耗。技术背景随着集成电路规模的增大和工作频率的提高，低功耗已经成为除面积、性能之外的主要设计目标。功耗主要分为动态功耗和静态功耗，在0. 13um以上的设计中，动态功耗占系统功耗的主要部分；但在纳米尺度的设计中，泄露电流成为影响功耗的关键因素。低功耗设计贯穿了 IC设计的整个流程。在系统级、逻辑级、电路级、物理级等各个设计层次上，有相应的低功耗设计方法。这里主要介绍一下各设计层次的低功耗设计技术。系统级主要的低功耗设计技术如下 满足用户功能、性能的基础上，尽量使用低电压。 电源缩放技术，采用多电压供电。在划分供电区域时，要与设计的层次结构一致，如在SoC系统中，处理器核、10、存储器可以使用不同的工作电压。 选择低功耗的算法和IP。如用格雷码比用二进制编码翻转少，功耗更低。 采用并行和流水处理，降低时钟频率。 系统级的时钟分配方案。根据应用要求，将系统设置为不同的工作模式，在不同的工作模式下，可选用不同频率的时钟，并且将一些不需要的模块的时钟关掉。例如，可将一个系统分为四种模式Normal、Slow、IDLE、Sleep。在不同模式下，时钟分配不同，如表I。表I时钟分配方案示例 ~\~lrnNormal 用PLL的时钟，送到core及外围电路Slow 使用外部时钟(较慢) IDLE 只将时钟送给外围电路，关掉core的时钟 Sleep 只给时钟唤醒电路等提供时钟RTL级的低功耗设计技术如下 操作数隔离。若某段时间内，数据通路的输出无用，那么将它的输入置成固定值，这样数据通路没有翻转，功耗自会降低。 时钟门控。动态的关闭设计中空闲或者未进行有用运算的部分的时钟。可以有效降低时钟树的功耗，应用较为广泛，主要有模块级的门控时钟和寄存器级的门控时钟，寄存器级的门控时钟可以EDA工具自动插入。电路级的低功耗设计技术如下 在电路设计阶段，通过更改电路结构来降低功耗，如存储器设计中，采用动态阈值 SRAM。物理级低功耗设计技术如下 可以将翻转活动很频繁的节点，采用低电容的金属层布线或者使翻转率高的节点尽可能地短等。在所述的各设计层次的低功耗设计技术中，在越高的设计层次采取措施，降功耗的效果就越好。一般芯片的设计中，动态功耗占系统功耗的主要部分，而时钟树上的功耗又是动态功耗的大部分，因此低功耗设计主要围绕降低时钟功耗展开。一般情况下，在系统级采用合理的时钟分配方案或者采用多电压供电技术对core和IO分别供电等方式降低功耗；在RTL级使用自动化工具插入门控时钟以降低时钟树的功耗。对于航天产品功耗有很高的要求，仅仅依靠上述的低功耗设计技术难以满足型号要求。因此，必须综合考虑各种设计技术，提出更加有效的设计方案
技术实现思路
为了满足航天产品对功耗的严苛要求，本专利技术以一个崭新的思路，将系统中的任一个总线从单元模块当成一个子系统，并在该子系统的设计中采用以往系统设计才考虑的时钟分配方案，根据从单元不同的工作状态(支持从单元四种工作模式)，提供给其不同的时钟频率，而不是简单的利用门控时钟关闭模块时钟。根据此理论设计了一种基于从单元接口的低功耗时钟管理模块。本技术采用的技术方案是在从单元接口模块中增加时钟管理模块，主要包括时钟控制模块、分频模块及三个配置寄存器。用户根据应用的需要，通过编程寄存器实现对上述模块的管理，从而在功耗、功能和电气特性之间取得一个较好的折中。该模块可以为外设提供标准运行模式、可选运行模式、禁止模式和片上调试模式四种不同的工作模式。本技术公开的一种基于总线从单元接口的时钟管理模块，包括时钟控制模块、时钟分频模块和寄存器单元；所述时钟控制模块和时钟分频模块通过总线连接，在时钟分频模块上设置有四个时钟门控单元、分频控制器及一个多路选择器。所述寄存器单兀包括standard Scaler寄存器、optional Scaler寄存器、时钟管理寄存器，其中standard Scaler寄存器和optional Scaler寄存器都与时钟管理寄存器的Mode位连接至时钟分频模块的多路选择器，多路选择器根据时钟管理寄存器的Mode位决定加载standardScaler寄存器或者optional Scaler寄存器的值对系统时钟分频；时钟管理寄存器除mode位之外全部连接至时钟控制模块。所述时钟控制模块与时钟分频模块内的各个时钟门控单元及时钟管理寄存器的各个控制位相连接。本技术的有益效果是可以根据总线从单元的工作状态，动态的通过软、硬件改变或者关闭从单元模块的时钟，降低整个系统的功耗。该模块在XX芯片已经成功应用并流片，将整个SoC系统的功耗由0. 96W降低到0. 85ff(以上数据来自同一款芯片的两次流片之后的测试结果)。附图说明图I是基于总线接口的从单元时钟管理模块；图2是低功耗时钟管理单元与UART的时钟连接示意图。具体实施方式以下结合附图对本技术做进一步详细描述参见图1-2，本技术采用的技术方案是在从单元接口模块中增加时钟管理模块，主要包括时钟控制模块、分频模块及三个配置寄存器。用户根据应用的需要，通过编程寄存器实现对上述模块的管理，从而在功耗、功能和电气特性之间取得一个较好的折中。该模块可以为外设提供标准运行模式、可选运行模式、禁止模式和片上调试模式四种不同的工作模式。本技术提出的一种基于总线从单元接口的时钟管理模块，包括时钟控制模块、时钟分频模块和寄存器单元；所述时钟控制模块和时钟分频模块通过总线连接，在时钟分频模块上设置有四个时钟门控单元、分频控制器及一个多路选择器。所述时钟控制模块与时钟分频模块内的各个时钟门控单元及时钟管理寄存器的各个控制位相连接。连接关系如图I所示。注图I中符号>表示一个时钟门控单元。所述寄存器单兀，包括standard Scaler寄存器、optional Scaler寄存器、时钟管理寄存器，其中standard Scaler寄存器、optional Scaler寄存器和时钟管理寄存器的Mode位连接至时钟分频模块的多路选择器，多路选择器根据时钟管理寄存器的Mode位决定加载standard Scaler寄存器或者optional Scaler寄存器的值对系统时钟分频。时钟管理寄存器除mode位之外全部连接至时钟控制模块。所述时钟控制模块，与时钟分频模块内的各个时钟门控单元及时钟管理寄存器的各个控制位相连接，并有辅助控制从单元模块是否工作的外部信号。该模块根据外部信号和寄存器单元中时钟管理寄存器某些位管理如图I的各个时钟门控单元。所述时钟分频模块，包括四个时钟门控单元、分频控制器及一个多路选择器，其内部连接关系如图I所示。另外有一个系统时钟输入信号、一个系统输出信号及一个工作时钟输出信号。该模块主要特征为分频和加载。根据时钟管理寄存器的mode位决定加载不同的分频值到分频控制器。每次分频控制的定时器下溢时触发分频寄存器中的分频器值(scaler, oscaler)重加载，同时打开时钟门控2,为外设输出工作时钟。寄存器单元的具体定义如下时钟控制寄存器CCR 偏移地址 0x0000000本文档来自技高网...

【技术保护点】
一种基于总线从单元接口的时钟管理模块，其特征在于：包括时钟控制模块、时钟分频模块和寄存器单元；所述时钟控制模块和时钟分频模块通过总线连接，在时钟分频模块中设置有四个时钟门控单元、分频控制器及一个多路选择器。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈庆宇，盛廷义，段青亚，李小波，赵恒星，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：实用新型
国别省市：