动态同步化处理器时钟与总线时钟前缘的方法与系统技术方案

一种检测系统及方法，用以检测总线时钟的前缘。该检测系统包含用以提供总线时钟与处理器时钟的装置，该装置并不需要提供指出总线时钟边缘时间位置的控制信号。该检测系统还包含用以送出总线时钟与处理器时钟给多个目标组件的时钟树，其中多个目标组件所收到的时钟会因为时钟树的插入时间而被延迟。该检测系统亦包含一处理器，该处理器中具有一用以检测被插入时间延迟的总线时钟前缘的装置。本发明专利技术所披露的检测方法包含：产生总线时钟与处理器时钟，其中本发明专利技术的方法不产生对应这些时钟的控制信号；接收被插入时间延迟的总线时钟与处理器时钟；以及处理这些被插入时间延迟的时钟以产生标志信号，用以指出被插入时间延迟的总线时钟前缘的位置。

【技术实现步骤摘要】

本专利技术涉及一种计算机系统或系统单芯片(system-on-chip，SOC)装置内的处理器或微处理器，特别是涉及一种与处理器结合的电路，用以检测总线时钟的前缘(leading edge)，以动态将较高频率的处理器时钟与较低频率的总线时钟同步化。
技术介绍
计算机系统通常会根据处理器的各种特性来宣传产品的效能，特别是处理器的内部时钟。一般来说，处理器时钟的频率会高于总线时钟的频率数倍之多，因此虽然处理器通常可以在如产品介绍宣称的快速时钟速度下进行操作，但是许多处理器的时钟对总线及外围装置来说都太快了。因此这些处理器只能以较低的接口总线速度与外围装置通讯，即使是在系统单芯片(system-on-chip，SOC)装置内，处理器在数据传输时也被限制在较低的时钟频率。就时间的观点来看，如果处理器没有被告知较慢速的总线时钟的时间特性，则两种频率上的差距会导致问题。举例来说，有一处理器时钟以四倍于总线时钟的速度运作，在这种情形下处理器可以在一个总线时钟周期的四个作用边缘(active edge)中任何一个传输数据。然而总线会预期在处理器时钟和总线时钟同步化时，也就是当它们的作用边缘或前缘对齐时，才开始通讯。为了充分利用整个总线时钟周期，处理器应该在总线时钟周期的开头开始数据传输。如果时钟周期间的关系未被考虑到，则其它外围装置与总线通讯会产生时间上的问题，进而导致整个计算机系统操作减速，因此处理器在传输信息时与总线时钟的前缘同步化实为一待解决的课题。为了掌握处理器时钟与总线时钟间对应的时间关系，处理器必须知道总线时钟的前缘的位置以进行同步化。一种传统的解决方法是在系统启始运作时测定总线时钟与处理器时钟的比例，之后在操作过程中维持这个比例运作下去。但是这个方法的缺陷是计算机系统会被局限于单一时钟比例，这使得时钟无法动态地调整以达到省电模或是增加效能的需求。另一种同步化方法为在处理器中提供一个锁相回路(phased lockedloop，PLL)装置以持续不断的重新将处理器时钟对总线时钟同步化。锁相回路装置会收到一个用于总线时钟的低频信号，并由该低频信号产生一个用于处理器时钟的高频信号。锁相回路装置的缺点是，在这种结构设定下很难设计出一个有效率的锁相回路电路，另外锁相回路装置并不便宜，并且会在硅芯片上占掉一块相当大的区域。第三种方法是提供一种中央时钟控制电路(centralized clock controlcircuit)以确定总线时钟边缘的位置。如图1所示的时钟系统10的方块图，时钟系统10可适用于系统单芯片装置上。时钟系统10包含中央时钟控制电路12，以产生用于处理器14的处理器时钟与用于外围装置16的总线时钟，总线时钟沿路径18送出，而处理器时钟沿路径20送出。另外中央时钟控制电路12还通过路径22送出一控制信号，控制信号被设定为指出哪个处理器时钟的边缘与总线时钟的下一个上升边缘结合。在现实中，总线时钟与处理器时钟被分配到数千个目的地。由于难以实作单一输出装置来输出信号给这么大量的组件，因此会利用工业标准的时钟树插入工具(clock tree insertion tool)来产生时钟树24。时钟树24具有数个分支、分支下数个更小的分支、以及下方更多层的分支等等。分支会分往数千个触发器(flip-flop，未显示于图中)或其它串接而且靠时钟信号取得时钟输入的组件，每个分支都包含一个或多个缓冲器(buffer)以正确的将时钟信号输出给触发器或时钟树的其它终端节点。然而，缓冲器会在中央时钟控制电路12到触发器之间造成延迟，因此时钟树24还要被设计成能平衡总线时钟与处理器时钟从中央时钟控制电路12输往外围装置的延迟误差，这些延迟误差被称为插入时间(insertiontime)。由路径18输入的总线时钟在通过路径2 6到达时钟树24的终端(leaf)节点时，会产生插入延迟(insertion-delayed)的总线时钟信号，同样的插入延迟的处理器时钟信号则会通过路径28到达时钟树24的终端节点。然而，这种技术的缺点是时钟树插入工具用来插入时钟树分支和缓冲器时，无法在传送控制信号的路径22上创造一个类似的延迟结构，以控制沿路径22传送的信号。如果在时钟树终端节点的控制信号相位(phase)不能对准处理器时钟及总线时钟的话，则控制信号就不会如所需地正确指向总线时钟的起始时间。而一般来说控制信号都会经过一些延迟，因此在执行插入工具后，芯片设计者必须要手动在布局中插入延迟组件以使控制信号对齐时钟。这种方式的问题在于，手动调整可能十分困难且耗时，再者，这种手动调整会导致比使用自动化插入工具还严重的人工失误。图2为图1中的各个信号的时钟示意图，前三个信号为总线时钟、处理器时钟、及控制信号，各个信号由中央时钟控制电路12产生于时钟树24的根(root)节点。本图的实施例中处理器时钟频率为总线时钟频率的四倍，中央时钟控制电路12会倒数计算处理器时钟的时钟数以对应到一个总线时钟。以图2中的时钟为例，一个总线时钟的时间内会有4个处理器时钟3～0，其中总线时钟脉冲在处理器时钟3和2的时候在高位，在处理器时钟1和0的时候在低位。在处理器时钟倒数到0时，控制信号会被产生来指向新的总线时钟的开头，当新的总线时钟开始后，控制信号旋即回复低位。图2中第四个和第五个时间信号为被输入时间延迟过的总线时钟与处理器时钟，这些时钟被时钟树24终端节点的触发器所接收。如前所述，这种使用中央时钟控制电路的技术具有控制信号在终端节点时会产生没有对准总线与处理器时钟的缺点，导致无法正确的同步化总线与处理器时钟，因此需要手动进行去除误差的调整。因此，针对上述问题亟需提出一种改善现有技术缺陷的方法，特别是需要提供一种电路技术，其仅需要较少的设计就可以去除控制信号的误差，可以避免人工造成的失误，并且能更有效率的进行总线与处理器时钟的同步化操作。
技术实现思路
本专利技术的目的是提出一种能检测出时钟信号的前缘的系统与方法，以进行总线与处理器时钟的同步化操作。在本专利技术的一实施例中，披露了一种电路用以指出一第一时钟前缘的位置；此电路包含一先前边缘检测器用以检测第一时钟信号的前一个前缘，该先前边缘检测器被设计为接收在时钟树终端节点的一第一时钟信号与一第二时钟信号，并可产生一先前边缘信号；此电路还包含一时钟比例控制器用以产生一时钟比例信号以指出第一时钟信号与第二时钟信号频率的比例，其中第二时钟信号的频率最好为第一时钟信号的频率的整数倍；此电路还包含一组合逻辑组件用以接收时钟比例信号，并产生新时钟比例信号；此电路还包含一时钟计数器用以接收第二时钟信号、先前边缘信号、时钟比例信号、以及新时钟比例信号，该时钟计数器并用以产生一时钟计数信号；该电路还包含一标志产生电路用以处理时钟计数信号并产生一时钟边缘标志信号代表第一时钟信号下一个前缘的位置。于本专利技术一实施例中，第一时钟信号为总线时钟信号，第二时钟信号为处理器时钟信号。在本专利技术的另一实施例中，本专利技术所披露的电路包含一装置用以提供一第一时钟信号与一第二时钟信号，其中该第二时钟信号的频率为该第一时钟信号的频率的整数倍。在此实施例中，该装置并未在时钟信号之外提供控制信号以指出第一时钟信号的一边缘的位置；该电路还包含一时钟树用以分配第一时钟本文档来自技高网...

【技术保护点】
一种电路系统，用以指出一时钟的前缘的位置，该电路系统包含：一时钟比例控制器，用以产生一时钟比例信号，该时钟比例信号用以指出一第二时钟与该第一时钟的频率比例，以及产生一有效比例信号，用以指出该时钟比例信号是否为１∶１，其中该第二时钟的频率为该第一时钟的频率的整数倍；一先前边缘检测器，用以检测该第一时钟周期的前一个前缘，该先前边缘检测器用以接收该有效比例信号、位于一时钟树的终端节点上的该第一时钟与该第二时钟信号，并根据所接收的所述信号产生一先前边缘信号；一组合逻辑组件，用以接收该时钟比例信号，并根据所接收的该时钟比例信号产生一新时钟计数信号；一时钟计数器，用以接收该第二时钟信号、该先前边缘信号、该有效比例信号、与该新时钟计数信号，并根据所述信号产生一时钟计数信号；以及一标志产生电路，用以接收该时钟计数信号，并根据该时钟计数信号产生一时钟边缘标志信号，该时钟边缘标志信号用以指出该第一时钟周期的下一个前缘的时间位置。

【技术特征摘要】
US 2006-6-13 11/451,8061.一种电路系统，用以指出一时钟的前缘的位置，该电路系统包含一时钟比例控制器，用以产生一时钟比例信号，该时钟比例信号用以指出一第二时钟与该第一时钟的频率比例，以及产生一有效比例信号，用以指出该时钟比例信号是否为1∶1，其中该第二时钟的频率为该第一时钟的频率的整数倍；一先前边缘检测器，用以检测该第一时钟周期的前一个前缘，该先前边缘检测器用以接收该有效比例信号、位于一时钟树的终端节点上的该第一时钟与该第二时钟信号，并根据所接收的所述信号产生一先前边缘信号；一组合逻辑组件，用以接收该时钟比例信号，并根据所接收的该时钟比例信号产生一新时钟计数信号；一时钟计数器，用以接收该第二时钟信号、该先前边缘信号、该有效比例信号、与该新时钟计数信号，并根据所述信号产生一时钟计数信号；以及一标志产生电路，用以接收该时钟计数信号，并根据该时钟计数信号产生一时钟边缘标志信号，该时钟边缘标志信号用以指出该第一时钟周期的下一个前缘的时间位置。2.如权利要求1所述的电路系统，其中该先前边缘检测器包含下列项目的任意组合一第一与门，用以接收该第一时钟信号与该有效比例信号；一第一触发器，用以接收该第一与门的一第一输出结果；一第二触发器，用以该第一触发器的一第二输出结果；一第二与门，用以接收该第一触发器未被反转的该第一输出结果与该第二触发器被反转的一第三输出输出结果，并产生该先前边缘信号；以及一反向器，用以反转该第二时钟信号，其中该第一触发器与该第二触发器被锁定在被反转的该第二时钟信号。3.如权利要求1所述的电路系统，其中该时钟计数器包含一或门，用以接收该先前边缘信号与被反转的该有效比例信号；一多路转换器，具有一选择输入处接收该或门的输出结果；一触发器，用以接收该多路转换器的输出结果，该触发器被锁定在该第二时钟信号，并根据该多路转换器的输出结果产生该时钟计数信号；以及一减法器，接收该时钟计数信号并对该时钟计数信号减值；其中该多路转换器于一第一输入端接收该新时钟计数信号并于一第二输入端接收被减值的该时钟计数信号。4.如权利要求1所述的电路系统，其中该时钟计数信号具有至少1位的值，该第一时钟信号为总线时钟信号，该第二时钟信号为处理器时钟信号。5.一种时钟系统，用以指出一时钟信号的前缘的位置，包含一中央时钟控制电路，用以产生一第一时钟信号及一第二时钟信号，该第二时钟的频率为该第一时钟的频率的整数倍，其中该中央时钟控制电路并不产生一控制信号用以指出该第一时钟的一边缘的时间位置；一时钟树，用以发送该第一时钟信号及该第二时钟信号到多个目标组件，其中所述目标组件收到的该第一时钟信号及该第二时钟信号受该时钟树的一插入时间所延迟；以及一运算模块，包含一时钟边缘检测器，用以检测被该插入时间延迟的该第一时钟的一...

【专利技术属性】
技术研发人员：威廉V米勒，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]