一种I2C总线的设计方法及装置制造方法及图纸

本发明专利技术提供了一种I2C总线的设计方法及装置，该方法包括：在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；如果否，执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。本方案能够提高I2C总线对I2C信号进行传输的可靠性。

【技术实现步骤摘要】

本专利技术涉及电子工程
，特别涉及一种I2C总线的设计方法及装置。
技术介绍
I2C(Inter－Integrated Circuit，内部集成电路)总线是PCB(印刷电路板)上用于连接发送端与接收端的串行总线，微控制器、液晶显示器驱动器、存储器或键盘接口等都可以作为一个发送端或接收端。在I2C总线中通常采用一主多从的连接方式，即一个发送端连接多个接收端，这样，在I2C链路中就会经常出现T形链路。受阻抗及走线长度的影响，在T形链路的分支处会产生反射，反射会导致I2C信号的上升时间提高，当分支的走线长度较短时，反射被淹没在上升时间内，对I2C信号传输的影响不大；但当分支的走线长度较长时，反射会导致I2C信号的上升时间显著提高，进而导致I2C信号丢失。目前在对I2C总线进行设计时，根据PCB上的可利用位置确定发送端、各个接收端及分支节点，不对T形链路的分支的走线长度进行明确限定，经常出现由于T形链路分支走线的长度过长，使分支走线上I2C信号的上升时间较长，进而导致I2C信号丢失的情况发生，因而通过现有方式设计的I2C总线，对I2C信号进行传输的可靠性较低。
技术实现思路
本专利技术实施例提供了一种I2C总线的设计方法及装置，能够提高I2C总
线对I2C信号进行传输的可靠性。本专利技术实施例提供了一种I2C总线的设计方法，包括：在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；如果否，执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。优选地，所述根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间包括：针对于每一条所述分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间；分别将各条所述分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条所述分支走线上I2C信号的上升时间是否均小于或等于所述标准上升时间。优选地，所述执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置包括：根据所述仿真分析的结果，确定分支走线长度与I2C信号上升时间的对应关系，根据所述对应关系及所述标准上升时间，确定所述标准上升时间对应的最大分支走线长度；根据所述最大分支走线长度，重新确定所述第一位置及各个所述第二位置。优选地，所述确定连接所述第一位置与各个所述第二位置的分支走线，
其中每一个所述第二位置对应一条所述分支走线包括：针对于每一个所述第二位置，根据所述PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与所述第一位置的最短走线确定为该第二位置对应的分支走线。优选地，在所述判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间之后进一步包括：如果各条所述分支走线上I2C信号的上升时间均小于或等于预设的标准上升时间，在所述PCB上确定用于连接所述I2C总线上发送端的第三位置，并确定连接所述第一位置与所述第三位置的总走线。本专利技术实施例还提供了一种I2C总线的设计装置，包括：第一确定单元、第二确定单元、判断单元及执行单元；所述第一确定单元，用于在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；所述第二确定单元，用于确定连接所述第一确定单元确定出的第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；所述判断单元，用于根据所述第二确定单元确定出的每一条分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；所述执行单元，用于根据所述判断单元的判断结果，如果否，触发所述第一确定单元执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。优选地，所述判断单元，用于针对于每一条所述分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间，并分别将各条所述分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条所述分支走线上I2C信
号的上升时间是否均小于或等于所述标准上升时间。优选地，所述执行单元，用于根据所述仿真分析结果，确定分支走线长度与I2C信号上升时间的对应关系，根据所述对应关系及所述标准上升时间，确定所述标准上升时间对应的最大分支走线长度，并触发所述第一确定单元根据所述最大分支走线长度重新确定所述第一位置及各个所述第二位置。优选地，所述第二确定单元，用于针对于每一个所述第二位置，根据所述PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与所述第一位置的最短走线确定为该第二位置对应的分支走线。优选地，所述执行单元，进一步用于根据所述判断单元的判断结果，如果是，在所述PCB上确定用于连接所述I2C总线上发送端的第三位置，并确定连接所述第一位置与所述第三位置的总走线。本专利技术实施例提供了一种I2C总线的设计方法及装置，在确定I2C总线的各条分支走线后，判断各条分支走线上I2C信号的上升时间是否满足标准的要求，如果不满足则重新对I2C总线的分支走线进行确定，保证设计出的I2C总线包括的各条分支走线上I2C信号的上升时间都满足标准的要求，避免分支走线上I2C信号的上升时间过长导致I2C信号丢失的情况发生，提高了I2C总线对I2C信号进行传输的可靠性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一个实施例提供的一种I2C总线的设计方法流程图；图2是本专利技术另一个实施例提供的一种I2C总线的设计方法流程图；图3是本专利技术一个实施例提供的一种I2C总线的示意图；图4是本专利技术一个实施例提供的一种20inch长分支走线的仿真分析结果示意图；图5是本专利技术一个实施例提供的一种10inch长分支走线的仿真分析结果示意图；图6是本专利技术一个实施例提供的I2C总线的设计装置所在设备的一种硬件结构示意图；图7是本专利技术一个实施例提供的一种I2C总线的设计装置示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例，基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都本文档来自技高网...

【技术保护点】
一种I2C总线的设计方法，其特征在于，包括：在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；如果否，执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。

【技术特征摘要】
1.一种I2C总线的设计方法，其特征在于，包括：在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；如果否，执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。2.根据权利要求1所述的方法，其特征在于，所述根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间包括：针对于每一条所述分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间；分别将各条所述分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条所述分支走线上I2C信号的上升时间是否均小于或等于所述标准上升时间。3.根据权利要求2所述的方法，其特征在于，所述执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置包括：根据所述仿真分析的结果，确定分支走线长度与I2C信号上升时间的对应关系，根据所述对应关系及所述标准上升时间，确定所述标准上升时间对应的最大分支走线长度；根据所述最大分支走线长度，重新确定所述第一位置及各个所述第二位
\t置。4.根据权利要求1所述的方法，其特征在于，所述确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线包括：针对于每一个所述第二位置，根据所述PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与所述第一位置的最短走线确定为该第二位置对应的分支走线。5.根据权利要求1至4中任一所述的方法，其特征在于，在所述判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间之后进一步包括：如果各条所述分支走线上I2C信号的上升时间均小于或等于预设的标准上升时间，在所述PCB上确定...

【专利技术属性】
技术研发人员：毛晓彤，李永翠，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37