一种转换不同时序总线的系统及其通信方法技术方案

本发明专利技术公开了一种转换不同时序总线的系包含：处理器模块；与处理器模块通过第一总线连接的可编程门阵列；可编程门阵列的另一端连接多根第二总线。所述的可编程门阵列包含依次连接的第一总线从控制模块、存储器模块、第二总线控制器模块；与存储器模块连接的译码器模块；第一总线从控制模块与处理器模块连接；第一总线从控制模块用于将处理器模块的命令及数据发送至存储器模块；第二总线控制器模块用于将物理层芯片和/或交换机芯片的数据发送至存储器模块；存储器模块用于存储数据及命令；译码器模块用于将存储器模块中的数据及命令进行解码。本发明专利技术还公开了一种通信方法。本发明专利技术节省CPU的引脚资源及存储空间。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种转换不同时序总线的系包含：处理器模块；与处理器模块通过第一总线连接的可编程门阵列；可编程门阵列的另一端连接多根第二总线。所述的可编程门阵列包含依次连接的第一总线从控制模块、存储器模块、第二总线控制器模块；与存储器模块连接的译码器模块；第一总线从控制模块与处理器模块连接；第一总线从控制模块用于将处理器模块的命令及数据发送至存储器模块；第二总线控制器模块用于将物理层芯片和/或交换机芯片的数据发送至存储器模块；存储器模块用于存储数据及命令；译码器模块用于将存储器模块中的数据及命令进行解码。本专利技术还公开了一种通信方法。本专利技术节省CPU的引脚资源及存储空间。【专利说明】
本专利技术涉及光网络通信领域中处理器与PHY芯片及Switch芯片之间的通信，具体涉及。
技术介绍
在光通信的设备OLT上，CPU (处理器)需要对PHY芯片和Switch芯片通过MDC/MDIO总线进行配置和状态的检测，但PHY芯片的MDC/MD10总线和Switch的MDC/MD10总线的时序是不同的，因而CPU直接采用这两种总线进行通信时，需要模拟两种不同的总线时序。现有技术中采用CPU直接与PHY芯片和Switch芯片通过MDC/MD10总线进行通信，则CPU需要模拟两种类型的MDC/MD10总线时序，这不仅耗费了 CPU资源，CPU在处理时也很不方便，其缺点主要体现在以下几个方面: 1、一个MDC/MD10总线最少需要4个IO引脚，当有多个MDC/MD10总线相连时，CPU就需要更多的引脚资源； 2、CPU在处理MDC/MD10总线时序时，由于CPU运行的速率很高，一般时钟在几百兆赫兹，而MDC/MD10总线一般运行在IOMHz以内，因而如果采用CPU来处理MDC/MD10总线协议的时序时，会大大占用CPU时序资源，不能充分发挥CPU的优势； 3、当连接两种MDC/MD10总线时序(10GPHY芯片的MDC/MD10总线接口协议和一般的MDC/MD10总线协议有些区别)的接口时，CPU需要实现两种MDC/MD10总线协议的时序，这增加了工作量，同时也需要增加额外的存储空间。
技术实现思路
本专利技术的目的在于提供，节省CPU的引脚资源及存储空间，方便操作。为了达到上述目的，本专利技术通过以下技术方案实现:转换不同时序总线的系统，其特点是，包含: 处理器模块，用于发送数据及命令； 与处理器模块通过第一总线连接的可编程门阵列； 可编程门阵列的另一端连接多根第二总线； 所述的可编程门阵列用于转换第一总线与第二总线之间的协议并提供不同总线协议的帧结构。所述的第一总线为RS485总线。所述的第二总线为MDC/MD10总线。所述的多根第二总线至少连接一个物理层芯片和/或交换机芯片。所述的可编程门阵列包含依次连接的第一总线从控制模块、存储器模块、第二总线控制器模块； 与存储器模块连接的译码器模块； 所述的第一总线从控制模块与处理器模块连接； 所述的第一总线从控制模块用于将处理器模块的命令及数据发送至存储器模块；所述的第二总线控制器模块用于将物理层芯片和/或交换机芯片的数据发送至存储器模块； 所述的存储器模块用于存储数据及命令； 所述的译码器模块用于将存储器模块中的数据及命令进行解码。一种用于上述转换不同时序总线的系统的处理器模块与物理层芯片的通信方法，其特点是，包含以下步骤: 处理器模块通过第一总线将数据及命令发送至第一总线从控制模块；第一总线从控制模块将数据及命令发送至存储器模块；译码器模块对存储器模块中的数据及命令进行解码；第二总线控制器模块接收解码后的数据及命令，通过第二总线并发送至物理层芯片；物理层芯片通过第二总线将数据发送至第二总线控制器模块，第二总线控制器模块再将数据发送至存储器模块；译码器模块对存储器模块中的数据进行解码；第一总线从控制器模块接收解码后的数据，通过第一总线发送至处理器模块。一种用于上述转换不同时序总线的系统的处理器模块与交换机芯片的通信方法，其特点是，包含以下步骤: 处理器模块通过第一总线将数据及命令发送至第一总线从控制模块；第一总线从控制模块将数据及命令发送至存储器模块；译码器模块对存储器模块中的数据及命令进行解码；第二总线控制器模块接收解码后的数据及命令，通过第二总线发送至交换机芯片； 交换机芯片通过第二总线将数据发送至第二总线控制器模块，第二总线控制器模块再将数据发送至存储器模块；译码器模块对存储器模块中的数据进行解码；第一总线从控制器模块接收解码后的数据，通过第一总线发送至处理器模块。一种用于上述转换不同时序总线的系统的处理器模块与物理层芯片和交换机芯片的通信方法，其特点是，包含以下步骤: 处理器模块通过第一总线将数据及命令发送至第一总线从控制模块；第一总线从控制模块将数据及命令发送至存储器模块；译码器模块对存储器模块中的数据及命令进行解码；第二总线控制器模块接收解码后的数据及命令，通过第二总线按不同控制时序发送至物理层芯片和交换机芯片； 物理层芯片和交换机芯片通过第二总线将数据发送至第二总线控制器模块，第二总线控制器模块再将数据发送至存储器模块；译码器模块对存储器模块中的数据进行解码；第一总线从控制器模块接收解码后的数据，通过第一总线发送至处理器模块。本专利技术与现有技术相比具有以下优点:本专利技术通过可编程门阵列来实现物理层芯片和交换机芯片与处理器模块进行通信，大大节省了处理器模块的引脚资源；因为RS485总线只需要两个IO引脚资源，而MDC/MD10总线的接口每个就需要4个IO引脚，如果有多个MDC/MD10总线接口时，就需要大量的IO资源，相比之下，本专利技术可以大大节省处理器模块的IO引脚资源；可编程门阵列有大量的IO引脚资源和可编程的灵活性，因而对多种时序的控制非常方便，能够大大减轻处理器模块的负担，当处理器模块与后端设备进行通信时，只需把命令和后端设备的物理地址、寄存器地址通过RS485总线传输到可编程门阵列即可，处理器模块可以进行其他业务的处理；处理器模块不需要进行两种MDC/MDIO总线协议的控制操作，因而可以减少工作量，从而节省存储空间。【专利附图】【附图说明】图1为本专利技术一种转换不同时序总线的系统的整体结构示意图。图2为可编程门阵列的整体结构示意图。【具体实施方式】以下结合附图，通过详细说明一个较佳的具体实施例，对本专利技术做进一步阐述。如图1所示，转换不同时序总线的系统，其特征在于，包含:处理器模块I (CPU)，用于发送数据及命令；与处理器模块I通过第一总线2 (RS485总线)连接的可编程门阵列3 ;可编程门阵列3 (Field — Programmable Gate Array, FPGA)的另一端连接多根第二总线4 (MDC/MD10总线)。多根第二总线4至少连接一个物理层芯片5 (PHY芯片)和/或交换机芯片6 (Switch芯片);可编程门阵列3用于转换第一总线2与第二总线4之间的协议并提供不同总线协议的帧结构。如图2所示，可编程门阵列3包含依次连接的第一总线从控制模块31、存储器模块32、第二总线控制器模块33 ;与存储器模块32连接的译码器模块34 ;第一总线从控制模块31与处理器模块I连接；第一总线从控制模块31用本文档来自技高网...

【技术保护点】
一种转换不同时序总线的系统，其特征在于，包含：处理器模块（1），用于发送数据及命令；与处理器模块（1）通过第一总线（2）连接的可编程门阵列（3）；可编程门阵列（3）的另一端连接多根第二总线（4）；所述的可编程门阵列（3）用于转换第一总线（2）与第二总线（4）之间的协议并提供不同总线协议的帧结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：董武勤，
申请(专利权)人：上海斐讯数据通信技术有限公司，
类型：发明
国别省市：上海;31