本发明专利技术涉及一种ＳＯＣ系统处理器芯片中高速同步外设时钟相位控制装置，输出接口模块的输出端和输入接口模块的输入端分别与高速同步外设连接，处理器内部逻辑模块时钟信号送入第一可配置延时模块输入端、第二可配置延时模块输入端和第二信号采样模块时钟输入端，第一可配置延时模块输出信号通过输出接口模块送入第二可配置延时模块输入端，第二可配置延时模块输出信号送入第一信号采样模块时钟输入端，输入接口模块输出信号依次经第一信号采样模块和第二信号采样模块送入处理器内部逻辑模块。采用该ＳＯＣ系统处理器芯片中高速同步外设时钟相位控制装置，逻辑设计简单可靠，配置灵活多样，成本较低，工作性能稳定，能自动调整相位，适用范围较广。
【技术实现步骤摘要】
本专利技术涉及通信
，特别涉及SOC (System On Chip,片上系统)系统时钟同步 控制
，具体是指一种SOC系统处理器芯片中的高速同步外设时钟相位控制装置。
技术介绍
现代社会中，随着科技的不断进步，SOC ( System on a Chip，片上系统)系统使用得越 来越多，而目前的SOC系统中，单板上芯片和一些高速同步外设(如SDRAM, Synchronous Dynamic random access memory,同步动态随机存储器)的可靠通信越来越成为系统设计的一 个难点，这主要是由于同步接口的传输速率目前已经达到了 lOOMhz以上，考虑到收发器件 固有的时序延时以及PCB的延时，以及总线信号间的差异，使得系统对时钟相位的调整有了 较高的要求。现有技术中，较为通用的做法是可以将源同步接口的输出时钟和芯片接收的采样时钟都 经过芯片内置的锁相环来完成，而且，在现有技术中，较为常用的做法是用PLL来实现芯片 中的可配置延时模块，从而可以实现精细的调相，但是，这样的方案往往带来了较高的成本 和功耗，为SOC系统应用范围的不断扩展和功能的不断升级带来了很大的障碍，给人们的工 作带来了一定的不便。
技术实现思路
本专利技术的目的是克服了上述现有技术+的缺点，提供一种能够实现非常灵活的源同步发 送时钟以及接收釆样时钟的产生、逻辑设计简单可靠、配置灵活多样、成本较低、工作性能 稳定、适用范围较为广泛的SOC系统处理器芯片中的高速同步外设时钟相位控制装置。为了实现上述的目的，本专利技术的SOC系统处理器芯片中的高速同步外设时钟相位控制装 置具有如下构成该SOC系统处理器芯片中的高速同步外"^殳时钟相位控制装置，包括处理器芯片上的输出 接口模块、输入接口模块和内部逻辑模块，该输出接口模块的输出端和输入接口模块的输入 端分别与该高速同步外设相连接，其主要特点是，所述的装置还包括第一可配置延时模块、第二可配置延时模块、第一信号采样模块和第二信号采样模块，所述的处理器芯片的内部逻 辑模块的时钟信号分别送入该第一可配置延时模块的输入端、第二可配置延时模块的输入端 和第二信号釆样模块的时钟输入端，所述的第 一可配置延时模块的输出信号通过所述的输出 接口模块送入所述的第二可配置延时模块的输入端，该第二可配置延时模块的输出信号送入 所述的第一信号采样模块的时钟输入端，所述的输入接口模块的输出信号依次通过第一信号 采样^^块和第二信号采样才莫块送入该处理器芯片的内部逻辑^^块。该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一可配置延时模块包 括依次级联的信号选择单元和数个延时单元，所述的信号选择单元具有数个信号输入端。该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一可配置延时模块中 还包括反相单元，所迷的反相单元连接于所述的信号选择单元和延时单元之间。该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的延时单元的数量为至少4个。该soc系统处理器芯片中的高速同步外设时钟相位控制装置的信号选择单元的信号输 入端为至少2个。该soc系统处理器芯片中的高速同步外设时钟相位控制装置的第二可配置延时模块包括依次级联的信号选择单元和数个延时单元，所述的信号选择单元具有数个信号输入端。该soc系统处理器芯片中的高速同步外设时钟相位控制装置的第二可配置延时模块中还包括反相单元，所迷的反相单元连接于所述的信号选择单元和延时单元之间。该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的延时单元的数量为4个。 该soc系统处理器芯片中的高速同步外设时钟相位控制装置的信号选择单元的信号输 入端为至少2个。该SOC系统处理器芯片中的高速同步外设时钟相位控制装置中还包括一自动训练配置 模块，所述的自动训练配置模块与所述的第一可配置延时模块和第二可配置延时模块相连接。 该soc系统处理器芯片中的高速同步外设时钟相位控制装置的自动训练配置模块中包括训练测试单元和延时配置控制单元，所述的训练测试单元和延时配置控制单元分别与所述 的第一可配置延时模块和第二可配置延时模块相连接。该soc系统处理器芯片中的高速同步外设时钟相位控制装置的自动训练配置模块中还包括有相位监测维护单元，所述的相位监测维护单元与所述的训练测试单元相连接，所述的 第二信号采样模块的输出信号送入该相位监测维护单元中。该soc系统处理器芯片中的高速同步外设时钟相位控制装置的第一信号采样模块为触发器，所述的第二可配置延时模块的输出信号送入所述的触发器的触发控制端。该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二信号采样模块为触 发器，所述的处理器芯片的内部逻辑模块的时钟信号送入该触发器的触发控制端。采用了该专利技术的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，由于其采用 了简单灵活的可配置逻辑设计替代了现有技术中的高成本高功耗的锁相环模块，并通过发送 和接收通道的分别延时控制，从而可以才艮据不同的系统、不同的PCB延时、不同的同步外设 的延时要求进行非常灵活的配置，达到了通用时钟控制单元的效果，不仅逻辑设计简单可靠， 而且配置灵活多样，成本较低，工作性能稳定；而且通过了一个相位自动训练配置模块17实 现了整个SOC系统源同步外设的相位自动调节，使得同一个模块在面对不同的厂家外设，以 及不同的电路板(PCB )的时候完全可以做到自动调整相位，满足了现有系统同步收发的时 序要求；同时，本专利技术的装置可以应用于ASIC芯片的各类通用源同步接口时钟控制单元， 并可以根据不同系统的单板和时序进行灵活的配置，以达到高速可靠的数据传输，从而适用 范围较为广泛，给人们的工作带来很大的便利。附图说明图1为本专利技术的SOC系统处理器芯片中的高速同步外设时钟相位控制装置的功能模块示意图。图2为本专利技术的可配置延时模块的逻辑功能单元示意图。图3为本专利技术的SOC系统处理器芯片中的高速同步外设时钟相位控制装置的整体系统应 用示意图。图4为本专利技术的SOC系统处理器芯片中的高速同步外设时钟相位控制装置中各个信号的 时序关系示意图。具体实施例方式为了能够更清楚地理解本专利技术的
技术实现思路
，特举以下实施例详细说明。 请参阅图1所示，该SOC系统处理器芯片中的高速同步外设时钟相位控制装置，包括处 理器芯片l上的输出接口模块ll、输入接口模块12和内部逻辑模块，该输出接口模块ll的 输出端和输入接口模块12的输入端分别与该高速同步外设2相连接，在本实施例中，该高速 同步外设2为SDRAM存储器，其中，所述的装置还包括第 一可配置延时模块(PROG DELAY) 13、第二可配置延时模块14、第一信号采样模块15和第二信号采样模块16,所述的处理器 芯片1的内部逻辑模块的时钟信号clk分别送入该第一可配置延时才莫块13的输入端、第二可配置延时模块14的输入端和第二信号采样模块16的时钟输入端，所述的第一可配置延时模 块13的输出信号通过所述的输出接口模块送入所述的第二可配置延时模块14的输入端，该 第二可配置延时模块14的输出信号送入所述的第一信号采样模块15的时钟输入端，所述的 输入接口模块12的输出信号依次通过第一信号采样模块15和第二信号采样模块16送入该处 理器芯片1本文档来自技高网...
【技术保护点】
一种ＳＯＣ系统处理器芯片中的高速同步外设时钟相位控制装置，包括处理器芯片上的输出接口模块、输入接口模块和内部逻辑模块，该输出接口模块的输出端和输入接口模块的输入端分别与该高速同步外设相连接，其特征在于，所述的装置还包括第一可配置延时模块、第二可配置延时模块、第一信号采样模块和第二信号采样模块，所述的处理器芯片的内部逻辑模块的时钟信号分别送入该第一可配置延时模块的输入端、第二可配置延时模块的输入端和第二信号采样模块的时钟输入端，所述的第一可配置延时模块的输出信号通过所述的输出接口模块送入所述的第二可配置延时模块的输入端，该第二可配置延时模块的输出信号送入所述的第一信号采样模块的时钟输入端，所述的输入接口模块的输出信号依次通过第一信号采样模块和第二信号采样模块送入该处理器芯片的内部逻辑模块。
【技术特征摘要】
【专利技术属性】
技术研发人员：胡建凯，
申请(专利权)人：上海摩波彼克半导体有限公司，
类型：发明
国别省市：31[中国|上海]
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