片上众核处理器时钟精确并行仿真系统技术方案

本发明专利技术公开了一种片上众核处理器时钟精确并行仿真系统，包括处理器子系统、存储子系统和仿真对象子系统，其特征在于所述系统中处理器子系统与仿真对象子系统间设置模块中间层，所述模块中间层实现逻辑处理器到仿真对象机器的映射；所述模块中间层包括与处理器核及其私有的一级高速缓存一一对应的核模块和映射互连网络、共享高速缓存、内存及其他仿真对象结构的存储模块；所述核模块与存储模块之间进行点对点同步，所述存储模块相互之间进行组同步。该系统具有更丰富的并行度，具有更高的加速比，而且性能的提升是在保持了众核处理器各个组件细致建模的条件下取得的。

【技术实现步骤摘要】

本专利技术属于信息处理系统的处理器的仿真领域，具体涉及一种片上众核处理器时钟精确并行仿真系统。
技术介绍
计算机仿真用软件来仿真计算机系统的行为，研究者可以通过仿真软件分析新结构的性能和行为，而不需要建立原型系统，这大大减小了研究的周期和成本。近十年以来， 工业界和学术界将仿真技术广泛地运用于计算机硬件和软件体系结构的研究以及开发过程中。随着众核时代的来临，仿真技术在众核处理器的设计过程中将变得越来越重要。目前，绝大多数众核仿真器都是串行仿真器，这些仿真器仅仅运行于一个主线程上。随着目标系统核数的增加，仿真器的性能将会越来越差。在不久的将来，摩尔定律将由每18个月片上的晶体管数目翻一番转变为每18个月片上的硬件线程的数目翻一番。然而，随着片上核数的增加，仿真过程中的状态量和代码空间将增加，这将导致仿真时间的增加。这也可能导致L2高速缓存缺失的大幅度增加，从而导致仿真周期数的增加。因此，随着目标系统的核数的增加，如何在众核处理器上仿真众核目标系统将变得越来越重要。将众核仿真器拆分开由多条线程或者进程并行的仿真运行是一种有效的加速方法。然而为了保证并行实体间的时钟、事件的合理次序关系，不能让并行实体毫无约束的以任意仿真速度前进，否则将无法准备、稳定的仿真对象系统。维持并行实体间事件的序关系既是并行仿真的同步问题。并行仿真中的同步问题已经在离散事件并行与分布式仿真领域(PDES)已经有过数十年的研究历史。TOES称可并行仿真的节点为逻辑处理器。为了保证远程事件能够及时到达，也就是保证各种事件正确的因果顺序关系，各个逻辑处理器必须在特定时间点同步。F1DES领域内的同步技术分为两种,一种是保守同步,另一种是乐观同步。保守同步通过路障或者空消息机制保持所有逻辑处理器的时钟差值严格处于某一值域L范围内。L 即是保守同步技术中重要的一个参数值一前瞻量。一般来说，L的大小取决于仿真对象系统及并行化时的划分策略，例如，在多核处理器仿真器中，逻辑处理器映射到仿真对象处理器核上，划分边界为对象处理器核之间的互连网络，L即为网络传输延迟；如果划分边界位于共享高速缓存与上一层高速缓存之间，则L为共享高速缓存的最低访问延迟。乐观同步技术假设或者说预测逻辑处理器即使超过了前瞻量窗口，因果关系错误也不会发生。为了处理预测失败，确实发生了因果错误的情况，乐观同步提供了一套状态保存与回滚机制来解决这个问题。不幸的是，计算机系统仿真器内部存在大量状态，使得状态保存、恢复的开销远高于并行度上升带来的性能收益。因此乐观同步技术并不适宜于众核处理器仿真领域，已开发出的并行多核处理器仿真器几乎都使用保守同步技术。现有并行仿真同步技术多是面向多处理器系统或者多核系统的仿真器，仿真负载规模较小，当面向核数规模达100颗以上的众核处理器系统时，这些同步技术会遇到以下问题(I)众核架构中各个处理器核心之间由低延迟的片上总线或片上网络紧密互连， 间接通过共享高速缓存通信，形成高度耦合的关系，并行仿真时必须将这些高度耦合的组件切分开来，映射到不同的线程中仿真运行；为了试探组件到线程的最优映射策略，需要一种灵活的组件切分方法。(2)保守同步协议要求计算出任意两个逻辑处理器之间发送的事件的前瞻量，根据此前瞻量将逻辑处理器阻塞在特定的逻辑时间点上；众核处理器系统中提取出的前瞻量一般是几个或者数十个时钟周期，使得同步周期过短，而当前多线程库中的同步原语开销过大，不适于并行仿真中的同步；此外，划分开的组件间有可能传递零延迟事件，导致前瞻量为零，使得一般性同步协议难以处理。(3)当前并行仿真器使用单一同步机制维持所有逻辑处理器间的时序关系，这种方法迁移到众核处理器系统仿真器上后，从负载均衡考虑，势必要在片上网络路由器之间切分对象系统，但片上网络路由器之间的前瞻量太小，不利于仿真器的性能；从前瞻量角度考虑，则需要把片上网络分离出去，单独用一个逻辑处理器仿真器，但众核处理器片上网络规模庞大，容易形成性能瓶颈。本专利技术因此而来。
技术实现思路
本专利技术目的在于提供一种片上众核处理器时钟精确并行仿真系统，该系统解决了面向核数规模达100颗以上的众核处理器系统时，现有技术中常规同步技术无法有效同步的问题。为了解决现有技术中的这些问题，本专利技术提供的技术方案是一种片上众核处理器时钟精确并行仿真系统，包括处理器子系统、存储子系统和仿真对象子系统，其特征在于所述系统中处理器子系统与仿真对象子系统间设置模块中间层，所述模块中间层实现逻辑处理器到仿真对象机器的映射；所述模块中间层包括与处理器核及其私有的一级高速缓存一一对应的核模块和映射互连网络、共享高速缓存、内存及其他仿真对象结构的存储模块；所述核模块与存储模块之间进行点对点同步，所述存储模块相互之间进行组同步。优选的，所述点对点同步是所述仿真系统通过设置前瞻量路障、源路障、目标路障原语实现相互通信的对偶核模块与存储模块的时钟同步的方法；所述前瞻量路障设置在前瞻量窗口上限时间点，跟随邻接模块的最小时钟滑动，永不被释放；所述源路障为某模块等待某一事件对自己设置的路障，事件到达时被释放，事件未到达前随最小时钟移动；所述目标路障为某模块让另一模块等待某事件时向目标模块设置的路障，解除或者推后该路障的条件与源路障相同。优选的，所述系统点对点同步中每个核模块设置一个前瞻量路障使核模块与对偶存储模块的时钟偏差处于保守同步协议要求的范围内，其前瞻量取自共享高速缓存的最小访问延迟。优选的，所述系统点对点同步中每个存储模块设置一个单时钟周期前瞻量路障以保证存储模块可以在任意时刻接收从核模块发来的零延迟事件。优选的，所述系统点对点同步中在每次访存请求发出时刻为相应核模块设置一个源路障以保证访存完成时的零延迟返回事件在正确的时刻被核模块及时接收到。优选的，所述系统点对点同步中每次为将要访问的目标核模块设置一个目标路障以保证从片上网络发来的零延迟事件能够被及时接收到。优选的，所述组同步为利用所述仿真系统通过设置前瞻量路障使得所有存储模块能够同步的方法；所述前瞻量路障设置在前瞻量窗口上限时间点，跟随邻接模块的最小时钟滑动，永不被释放。优选的，所述系统组同步中每个存储模块设置一个前瞻量路障以保证各存储模块之间的时钟偏差处于保守同步协议要求的范围内，其前瞻量取自片上网络链路延迟。优选的，所述系统组同步中根据路由器的度数，限制每个存储模块仅与其接邻的若干个存储模块同步，利用相互衔接的部分同步的正确性保证存储模块整体同步的正确性。优选的，所述系统通过基于自旋锁实现的自定义路障原语将模块阻塞在指定的时刻上，直到解除路障的条件发生。本专利技术技术方案的关键在四个方面，以实现片上众核处理器时钟精确并行仿真器的同步，包括(I)众核处理器按处理器核模块、存储模块的划分方法，(2)前瞻量路障、源路障、目标路障原语的设置方法，(3)处理器核模块与存储模块之间的点对点同步方法，(4)存储模块相互之间的组同步方法。众核处理器按处理器核模块、存储模块的划分将仿真器框架分成三层逻辑处理器层，模块层与仿真对象机器层。模块层充当着逻辑处理器到仿真对象机器的映射中间层， 也是所述同步技术操作的对象。模块分为核模块，存储模块两类。一个核模块一对一映射了一个处理器核及其私有的一级高速缓存，而存储模块映射了本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：吴俊敏，朱小东，唐轶轩，赵小雨，
申请(专利权)人：中国科学技术大学苏州研究院，
类型：发明
国别省市：