一种处理器内置存储器制造技术

本发明专利技术提供了一种处理器内置存储器，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，所述处理器内置存储器的每个存储块运行速率是处理器时钟频率的三分之一，对每个存储块的速度要求降低到了处理器速度的三分之一，因而可以选用读写速率比较低的低功耗存储块；所述处理器对当前读写的存储群中的存储块输送相应的时钟，并对当前未选中的存储块进行时钟停止操作控制，从而有效降低了整个内置存储器的功耗。

【技术实现步骤摘要】

本专利技术属于集成电路
，具体指的是一种处理器内置存储器。
技术介绍
随着移动通信，移动物联网等技术的发展，人们对处理器的处理速度和功耗的要求越来越高，因此，对其内置存储器的功耗和速率的要求也越来越高。尤其是在移动通信领域，随着人们对传输数据带宽的要求的提高，对于核心芯片中所采用的处理器的实时处理各种通信协议的能力要求也是大大提高，其所处理的中间数据量也大幅的提升，而同时系统对芯片功耗的要求却卡得更严。这对芯片中所用的数据存储器的要求不仅是提供高速大容量数据交换，同时对低功耗也更迫切。在一个典型的处理器设计中，内置数据存储器已经是芯片中消耗最大的功能块。当前随着半导体工艺的发展，一个处理器的运算单元的速度提高的很快，而存储器的速度的提高往往落后运算单元速度的提高，存储器的速度成为整个处理器运算速度的瓶颈。为了提高存储器的速度就必须增大存储单元器件的尺寸，加大存储器读写电路的电流，而这又会增加功耗。因此，如何能发现一种方法其既能提高处理器对内置存储器的读写速度而又能降低功耗已经成了当前设计高速低耗处理器的重要课题。
技术实现思路
本专利技术针对上述问题，提供一种处理器内置存储器，以合理利用读写速率比较低的低功耗存储模块，进而降低处理器的功耗并提高处理器的整体运算速度。为了解决上述问题，本专利技术采用的技术方案如下: 一种处理器内置存储器，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，三个时钟之间的相位差是120度，且这三个时钟的频率是处理器时钟频率的三分之一； 所述处理器内置存储器与处理器之间有地址解码、存储器块选择、读写控制逻辑和锁相环分频器电路； 所述三个时钟驱动内置存储器，使内置存储器运行在处理器运算单元三分之一的时钟频率下而又不影响处理单元对存储器进行读写操作的速率；由于每个存储块的运行速率是处理器时钟频率的三分之一，因此对每个存储块的速度要求就降低到了三分之一，因而可以选用读写速率比较低的低功耗存储块； 所述处理器内置存储器的每个存储群含有的存储器块的数量为两个以上，每个存储群中的各个存储器块之间并行连接；所述内置存储器按照处理器的指令要求进行不同字节的数据读写； 所述处理器根据字节地址来选择存储块的读写并对没有被选中的存储块的时钟进行停止操作；所述处理器对当前读写的存储器群中选中的存储块输送时钟，并对当前未选中的其他存储块和未选中的存储群进行时钟停止操作控制，降低了整个内置存储器的功耗。本专利技术的有益效果是:本专利技术提供了一种处理器内置存储器，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，所述处理器内置存储器的每个存储块运行速率是处理器时钟频率的三分之一，对每个存储块的速度要求降低到了处理器速度的三分之一，因而可以选用读写速率比较低的低功耗存储块；所述处理器对当前读写的存储群中的存储块输送相应的时钟，并对当前未选中的存储块进行时钟停止操作控制，从而有效降低了整个内置存储器的功耗。附图说明图1为本专利技术提供存储器电路的逻辑框图。图2为本专利技术提供的存储群的内部存储器逻辑图。图3为本专利技术提供时钟产生电路和波形。图4为本专利技术提供的三相存储器的存储群及存储群中的单个存储块地址分配示意图。具体实施例方式本专利技术所述一种处理器内置存储器，下面结合说明书附图对本专利技术的具体实施方式做详细描述。本专利技术提供一种处理器内置存储器，所述存储器包括三个时钟分别驱动的存储群，所述三个时钟的频率完全相同，但三个时钟之间的相位差为120度。图1给出了采用三相时钟驱动的数据存储器电路的逻辑框图，该电路共有3存储器群。图2是每个群内部的存储器块的逻辑`图。从图中可见整个存储器共有3m个存储器块m为大于等于I的自然数。每个存储器块的数据字长是Sn位η为大于等于I的自然数。存储块MPO0, MPO1,……，MPOm由时钟Clock_P0驱动。存储块MPl0, MPl1,……，MPlm由时钟 Clock_Pl 驱动。存储块 MP2。，MP21；......，MP2m 由时钟 Clock_P2 驱动。如图3所示，时钟Clock_P0，Clock_Pl和时钟Clock_P2的频率是处理器时钟Clock的三分之一，三者之间的相位差为120度。本实施例中，该内置存储器单元可进行多个不同字长的数据的读写操作。字长位数可从最小8位到最大m * η位。字长的选择由处理器的存储指令来控制。其中，逻辑单元MUXPO，MUXPl，MUXP2和MUX RD是分别用于选择读出的数据并把它们送往相应的运算单元。它们分别有控制信号MP0_sel，MPl_sel，MP2_sel和RD_Data_sel来控制的。这些控制信号是有处理器的读数据指令中的字节长度，地址和某个运算单元等信息产生的。如图1所示，WR_Data_sel是用于选择数据来源和控制写数据的字节长度，它是根据处理器写数据指令中的字节长度，地址和哪个运算单元发出的等信息产生的。逻辑门Ml是用于产生每一个存储块的读写控制信号WRiZRDiQ=Idd……)。这些读写控制信号的产生由处理器发出的读写信号加上数据的大小及存储块的地址值来决定。本实施例中， 各个存储群中的储块并行连接组成的群组的地址则由该存储器的地址线最高2位来决定；如图1所示，Amax=OO,则选中的是MPO存储群组，Amax=Ol,则选中的是MPl存储群组；其中，各群组中单个存储块地址线的位数则是由每个存储块的字节长度(n/8)和该存储群中存储块的数量m来决定的，例如，η = 64 = 8x8 =23字节，m =8 = 23，若以最小地址线Atl代表一个字节地址，则存储块地址线的位数就是八5，八4，A3，如图4所示的111、110、……000。本实施例中，由于各个存储群中的存储块并行连接组成的群组的地址则由地址线最高2位来决定，如此则一条读写指令可以一次最大读写字数达到m*n位数的字。当图1中的存储器的存储量是768K字节时，如图4所示，其中MPO存储群中存储块群组(Amax =00)的尺寸是256K字节，其地址范围是从0，0000到3，FFFF ;而MPl存储块群组(A- =01)的地址是从4，0000到7，FFFF，存储群MP2 (Amax=IO)的地址就是从8，0000到B，FFFF。如此，每次存储器群组的最大读写字节是64，位数则是512位。这样就极大的增加了存储器字数长度的读写的可编程性。本实施例所提供的存储器及其存储电路可以应用于处理器中的LI存储器，也可用于L2存储器，且特别适合于多线程结构的处理器和多个并行处理结构的处理器。基于上述各群组中存储块的并行构造，处理器能根据字节地址来选择存储块的读写并对没有被选中的存储块的时钟进行停止操作。本专利技术中，所述处理器可以对当前读写的存储群中的存储块输送相应的时钟，并对当前未选中的存储块进行时钟停止操作控制。从而有效降低了整个内置存储器的功耗。 以上，仅为本专利技术的较佳实施例，但本专利技术的保护范围并不局限于此，任何熟悉本
的技术人员在本专利技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本专利技术的保护范围之内。因此，本专利技术的保护范围应该以权利要求所界定的保护范围为准。本文档来自技高网...

【技术保护点】
一种处理器内置存储器，其特征在于，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，三个时钟之间的相位差是120度，且这三个时钟的频率是处理器时钟频率的三分之一；每个存储群含有一个以上的存储器块，每个存储群中的各个存储器块之间并行连接，一个存储器群中的所有存储器块都由本存储器群的同一个时钟驱动。

【技术特征摘要】
1.一种处理器内置存储器，其特征在于，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，三个时钟之间的相位差是120度，且这三个时钟的频率是处理器时钟频率的三分之一；每个存储群含有一个以上的存储器块，每个存储群中的各个存储器块之间并行连接，一个存储器群中的所有存储器块都由本存储器群的同一个时钟驱动。2.一种处理器，该处理器设有内置存储器，其特征在于，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，三个时钟之间的相位差是120度，且这三个时钟的频率是处理器...

【专利技术属性】
技术研发人员：王生洪，
申请(专利权)人：无锡德思普科技有限公司，
类型：发明
国别省市：