一种单片陶瓷电容器制造技术

一种单片陶瓷电容器包括：复数个叠层式陶瓷介电层；多个薄内导体，每个薄内导体以并列布置方式位于该等复数个叠层式陶瓷介电层之间；以及多个外导体，每个外导体都电连接至相应内导体的端部。各陶瓷介电层的厚度为约0.5μm至小于约1.5μm的范围，各内导体的厚度为约0.1μm至约0.4μm。每个内导体中都有空隙，并且每个内导体中空隙的总面积百分比大于内导体面积的约10％至小于约40％。各陶瓷介电层都包含一种含有Si的烧结添加剂，并且烧结添加剂以分离的方式沈积在该空隙内。

【技术实现步骤摘要】

本专利技术涉及一种陶瓷电容器，尤其是一种单片陶瓷电容器。
技术介绍
目前广泛生产使用的超稳定型高压陶瓷电容器材料中，不能满足在振荡回路里补偿正温度系数的要求。且同时一般配方的超稳定型陶瓷电容器材料的介电常数较小，不能满足电子线路小型化的需求，且损耗值过大。
技术实现思路
一种单片陶瓷电容器包括复数个叠层式陶瓷介电层；多个薄内导体，每个薄内导体以并列布置方式位于该等复数个叠层式陶瓷介电层之间；以及多个外导体，每个外导体都电连接至相应内导体的端部。各陶瓷介电层的厚度为约0. 5 i! m至小于约I. 5 i! m的范围，各内导体的厚度为约0. Iiim至约0. 4iim。每个内导体中都有空隙，并且每个内导体中空隙的总面积百分比大于内导体面积的约10%至小于约40%。各陶瓷介电层都包含一种含有Si的烧结添加剂，并且烧结添加剂以分离的方式沈积在该空隙内。具体实施例方式一种单片陶瓷电容器包括复数个叠层式陶瓷介电层；多个薄内导体，每个薄内导体以并列布置方式位于该等复数个叠层式陶瓷介电层之间；以及多个外导体，每个外导体都电连接至相应内导体的端部。各陶瓷介电层的厚度为约0.5i!m至小于约1.5_的范围，各内导体的厚度为约0. Iiim至约0. 4iim。每个内导体中都有空隙,并且每个内导体中空隙的总面积百分比大于内导体面积的约10%至小于约40%。各陶瓷介电层都包含一种含有Si的烧结添加剂，并且烧结添加剂以分离的方式沈积在该空隙内，一种单片陶瓷电容器，包括复数个叠层式陶瓷介电层；复数个内导体，该等复数个内导体中的每个内导体系并列布置在该等复数个叠层式陶瓷介电层的相应陶瓷介电层之间；及复数个外导体，每个外导体都电连接至相应内导体的端部，其中该等陶瓷介电层的厚度皆为约0. 5至小于约I.5，该等内导体的厚度皆为约0. I至0.4，每个内导体中都有空隙，并且每个内导体中空隙的总面积百分比大于内导体面积的10%至小于40%，该等陶瓷介电层各包含一种含有Si的烧结添加剂，并且烧结添加剂系沈积在各内导体的空隙内。权利要求1 . 一种单片陶瓷电容器，包括复数个叠层式陶瓷介电层；复数个内导体，该等复数个内导体中的每个内导体系并列布置在该等复数个叠层式陶瓷介电层的相应陶瓷介电层之间；及复数个外导体，每个外导体都电连接至相应内导体的端部，其中该等陶瓷介电层的厚度皆为约0. 5至小于约I. 5，该等内导体的厚度皆为约0. I至0. 4，每个内导体中都有空隙，并且每个内导体中空隙的总面积百分比大于内导体面积的10%至小于40%，该等陶瓷介电层各包含一种含有Si的烧结添加剂，并且烧 结添加剂系沈积在各内导体的空隙内。全文摘要一种单片陶瓷电容器包括复数个叠层式陶瓷介电层；多个薄内导体，每个薄内导体以并列布置方式位于该等复数个叠层式陶瓷介电层之间；以及多个外导体，每个外导体都电连接至相应内导体的端部。各陶瓷介电层的厚度为约0.5μm至小于约1.5μm的范围，各内导体的厚度为约0.1μm至约0.4μm。每个内导体中都有空隙，并且每个内导体中空隙的总面积百分比大于内导体面积的约10％至小于约40％。各陶瓷介电层都包含一种含有Si的烧结添加剂，并且烧结添加剂以分离的方式沈积在该空隙内。文档编号H01G4/30GK102737837SQ201110081178公开日2012年10月17日 申请日期2011年4月1日 优先权日2011年4月1日专利技术者徐孝华 申请人:徐孝华本文档来自技高网...

【技术保护点】
一种单片陶瓷电容器，包括：复数个叠层式陶瓷介电层；复数个内导体，该等复数个内导体中的每个内导体系并列布置在该等复数个叠层式陶瓷介电层的相应陶瓷介电层之间；及复数个外导体，每个外导体都电连接至相应内导体的端部，其中该等陶瓷介电层的厚度皆为约0.5至小于约1.5，该等内导体的厚度皆为约0.1至0.4，每个内导体中都有空隙，并且每个内导体中空隙的总面积百分比大于内导体面积的10％至小于40％，该等陶瓷介电层各包含一种含有Si的烧结添加剂，并且烧结添加剂系沈积在各内导体的空隙内。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐孝华，
申请(专利权)人：徐孝华，
类型：发明
国别省市：