制作具有本地接点的半导体装置的方法制造方法及图纸

本发明专利技术提供制作具有本地接点的半导体装置的方法。一种包括半导体基板上方的栅极结构及形成于邻近该栅极结构的该半导体基板中的掺杂区的半导体装置的制作方法包括：在该栅极结构及该掺杂区上方形成第一层介电材料；等向性蚀刻该第一层介电材料；在等向性蚀刻该第一层后，在该第一层介电材料上方形成第二层介电材料；以及在该第一层及该第二层内形成电性连接该掺杂区的导电接点。

【技术实现步骤摘要】

本专利技术大致关于半导体装置制作方法，尤其关于形成连接半导体基板中的掺杂区的本地接点的制作方法。
技术介绍
晶体管，例如金属氧化半导体场效应晶体管(metal oxidesemiconductorfield-effect transistor ；M0SFET),为绝大多数半导体装置的核心组成部分。某些半导体装置(例如高性能处理器装置)可包括数百万晶体管。对于此类装置，缩小晶体管尺寸、进而增加晶体管密度在半导体制造工业中历来处于高优先级的目标。由于晶体管的尺寸及间距缩小，因此更加难以避免在相邻装置之间形成不当的电性连接，从而降低良率。
技术实现思路
本专利技术提供一种制作半导体装置结构的方法。该半导体装置包括位于半导体基板上方的栅极结构以及在邻近该栅极结构的该半导体基板中形成的掺杂区。该方法包括在该栅极结构及该掺杂区上方形成第一层介电材料；等向性蚀刻该第一层介电材料；在等向性蚀刻该第一层后，在该第一层介电材料上方形成第二层介电材料；以及在该第一层及该第二层内形成导电接点。该导电接点电性连接该掺杂区。在另一实施例中，本专利技术提供一种在具有第一晶体管区域及第二晶体管区域的半导体基板上制作CMOS装置的方法。该方法包括在该第一晶体管区域及该第二晶体管区域上方形成一层应力诱导材料；移除该第二晶体管区域上方的该应力诱导材料的部分；以及在移除该第二晶体管区域上方的该应力诱导材料的该部分后，等向性蚀刻该第一晶体管区域上方的该应力诱导材料的部分。该方法继续在该第一晶体管区域及该第二晶体管区域上方形成一层介电材料；以及在该层介电材料中形成导电接点，该导电接点电性连接形成于该半导体基板中的掺杂区。在又一实施例中，本专利技术提供一种制作半导体装置的方法。该半导体装置包括位于半导体基板上方的多个栅极结构以及在邻近各该栅极结构的该半导体基板中形成的掺杂区。该方法包括在该栅极结构及该掺杂区上方共形地沉积应力诱导氮化材料；等向性蚀刻该栅极结构上方的该应力诱导氮化材料的部分；在等向性蚀刻该栅极结构上方的该应力诱导氮化材料的该部分后，在该应力诱导氮化材料上方共形地沉积氧化材料；以及在该氧化材料中形成导电接点。各导电接点位于各掺杂区上方并与其电性连接。本
技术实现思路
仅选择一些概念进行简要介绍，下面将在详细说明部分作进一步的描述。本
技术实现思路
并非意图确定所请求主题的关键特征或基本特征，也不意图用于辅助确定所请求主题的范围。附图说明通过结合下列附图参照详细说明及权利要求书，可更加充分理解本专利技术的主题，其中，附图中类似的附图标记代表类似的元件。图I至9显示示例实施例中CMOS半导体装置结构及其制作方法的剖视图。图10显示依据一实施例的CMOS半导体装置结构及其相关制作方法的剖视图。具体实施方式 下面的详细说明仅为描述性质，而非意图限制本专利技术主题的实施例或此类实施例的应用及使用。这里所用的词语“示例”表示“作为例子、实例或图例”。这里所述的示例实施并不一定解释为较其他实施优先或优越。而且，前述的
、
技术介绍
、说明内容或下面的详细说明中明确提出或隐含的理论并非意图限制本专利技术。图I至9显示CMOS半导体装置结构100及其相关的制作流程步骤。该CMOS半导体装置结构100具有连接半导体基板中之掺杂源极/漏极区的导电电性接点(这里亦称作本地接点)。尽管这里以CMOS半导体装置为背景描述本专利技术主题，但本专利技术主题并不意图限于CMOS半导体装置，而是可用于非CMOS半导体装置的其他MOS半导体装置。另外，尽管术语“M0S装置”通常表示具有金属栅极电极和氧化栅极绝缘层的装置，但该术语在全文中将用于表示任意半导体装置，该任意半导体装置包括导电栅极电极(无论是金属还是其他导电材料)，该导电栅极电极位于栅极绝缘层(无论是氧化层还是其他绝缘层)上方，该栅极绝缘层依序位于半导体基板上方。制作MOS半导体装置的各种步骤为已知技术，因此，出于简化目的，许多传统步骤仅在这里简要提及或全部省略，而不提供已知的制程细节。请参照图1，在执行前端制程(front end of line ;FE0L)处理步骤制作CMOS半导体装置结构100后开始制作CMOS半导体装置结构100，该CMOS半导体装置结构100包括多个MOS晶体管结构104、106、108、110，其以传统方式形成于由例如单晶硅或其他含硅材料等半导体材料102构成之基板的电性隔离区101、103上。例如，可通过执行浅沟槽隔离(shallow trench isolation ；STI)或现有技术中的其他适当制程在该由半导体材料102构成之区域101、103之间形成绝缘材料105，例如二氧化硅从而隔离由该半导体材料102构成之区域101、103。出于方便而非限制目的，以下将绝缘材料105称为场氧化层。在一示例实施例中，以传统方式掺杂隔离区101、103以使晶体管结构104、106、108、110之体区(或讲区)获得理想的掺杂分布(dopantprofile)。例如,可掩蔽区域103并向区域101内注入N型离子，例如磷离子或砷离子，从而形成半导体材料102的N型区101。就此而言，部分N型区101充当形成于区域101上之PMOS晶体管结构104、106的N阱。类似地，可掩蔽N型区101并向区域103内注入P型离子例如硼离子，从而可在区域103中形成NMOS晶体管结构108、110的P阱。出于方便，这里可将N型(或N阱)区101称为PMOS晶体管区域，将P型(或P阱)区103称为NMOS晶体管区域。如图I所示，晶体管结构104、106、108、110包括位于半导体基板102上方的栅极结构112、114、116、118，其作用为各晶体管结构104、106、108、110的栅极电极。可利用传统的栅极堆叠模块或已知制程步骤的任意组合形成栅极结构112、114、116、118。实际应用中，各栅极结构112、114、116、118通常包括位于半导体基板102上方的至少一层介电材料，以及位于该介电材料上方的至少一层导电材料。应当了解，在实际实施例中，该栅极结构可使用不同数量、组合和/或布局的栅极材料，这里所述的主题并不限于该栅极结构中任意特定的数量、组合或布局的栅极材料。另外，本专利技术主题并不意图限于任意特定数量的栅极结构。各晶体管结构104、106、108、110还包括在邻近各栅极结构112、114、116、118之半导体基板102中形成的彼此隔离的掺杂区120、122，其充当各晶体管结构104、106、108、110的源极/漏极区。因此，出于方便而非限制目的，这里还可将掺杂区120、122称为源极/漏极区。在这点上，可使用栅极结构112、114作为注入掩模同时掩蔽NMOS晶体管区域103，向PMOS晶体管区域101内注入P型离子，例如硼离子，从而形成PMOS晶体管结构104、106的P型源极/漏极区120 ;可使用栅极结构116、118作为注入掩模同时掩蔽PMOS晶体管区域101，向NMOS晶体管区域103内注入N型离子，例如磷离子或砷离子，从而形成NMOS晶体管结构108、110的N型源极/漏极区122。应当了解，尽管为说明目的，图I中该源极/漏极区与相邻晶体管的源极/漏极区一体形成或相邻，但本专利技术主题并不意图限于该源极/漏极区的任意特定本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：R·里克特，T·胡伊辛加，J·海因里希，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：