半导体器件及其制造方法技术

本发明专利技术公开了一种新型MOSFET器件及其实现方法，包括，衬底；栅极堆叠结构，位于沟道上；栅极堆叠结构左右消除了传统的隔离侧墙；源漏区，位于栅极堆叠的两侧的衬底区；外延生长的金属硅化物，位于源漏区上；其特征在于：外延生长的金属硅化物直接与栅极堆叠控制的沟道接触，从而消除了隔离侧墙下面的高阻区。同时，外延生长的金属硅化物可以经受为了提高高k栅介电材料性能进行的高温第二退火，进一步提升了器件的性能。依照本发明专利技术的MOSFET，大大减小了寄生电阻电容，从而降低了RC延迟，使得MOSFET器件开关性能达到大幅提升。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种可有效减小RC延迟的新型半导体器件结构及其制造方法。
技术介绍
IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。例如栅氧化层不断减薄时，电场强度过大会引起氧化层击穿，形成栅极氧化层漏电，破坏栅介质层的绝缘性。为了减小栅极泄漏，采用高k电介质材料来替代SiOJt为栅极介电层。但是，高k电介质材料与多晶硅栅极工艺不兼容，因此栅极常采用金属材料制成。MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降。为了减小接触电阻率以及源漏串联电阻，深亚微米小尺寸MOSFET常采用硅化物自对准结构(Salicide)来配合LDD工艺，例如对于TiSi2的filicide工艺，接触电阻率甚至可降低至10_9 Ω /cm2以下。此外，电场强度增大还可能产生能量显著高于平衡时平均动能的热电子，引起器件阈值漂移、跨导退化，造成器件中非正常电流。尺寸缩小后的MOSFET具有短沟道效应，进一步加剧了热电子效应。常用轻掺杂漏(LDD)结构来降低沟道中最大电场强度，本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：罗军，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：