半导体器件的高接合线厚度制造技术

本发明专利技术披露了半导体器件的高接合线厚度。描述了制作半导体器件中使用的芯片附接方法，以及由这些方法得到的半导体器件。这些方法包括：提供具有芯片附接板的引线框架；使用包含接合线的边界部件以在芯片附接板上限定一周界；在该周界内沉积导电材料(例如焊料)，然后通过使用导电材料将包含集成电路器件的芯片附接至芯片附接板。边界部件允许使用增加了厚度的导电材料，导致接合线厚度增加，并且增加所得到的半导体封装件的耐久性和性能。本发明专利技术也描述了其他实施方式。

【技术实现步骤摘要】

本申请主要涉及半导体器件和制造半导体器件的方法。特别地，本申请涉及在制造半导体器件和芯片封装件中使用的芯片附接方法(die attachmethod)以及通过这些方法得到的半导体器件。
技术介绍
通常，在半导体器件制造期间，可将一个或多个包含集成电路的芯片接合(或附接)至引线框架(Ieadframe)的芯片附接板(或盘(paddle))。将芯片接合至引线框架的工艺通常称为芯片附接工艺。芯片附接工艺可使用导电材料完成，例如粘合剂或焊料，其机械和电气地将芯片连接至引线框架。该导电材料的厚度通常称为接合线厚度(bond line thickness) (BLT)0在芯片附接工艺中，导电材料必须使得在芯片和引线框架之间能够发生接合，同时最小化在该接合中形成空隙。同样，芯片附接工艺也必须提供整个芯片表面的一致接合强度，从而最小化局部应力，该局部应力可引起半导体器件破裂或其他故障。接合中的任何空隙和不一致的接合强度会都增加芯片上的应力和张力，这可引起半导体器件中的破裂和故障。另外，空隙可引起电或热传导性低或无效，因而潜在地引起半导体器件中的故障。因此导电材料应具有足够低的粘性(viscosity)，以通过避免上述问题而为有效接合留有余地。图1和图2示出了例示性芯片110，其通过导电材料130而附接至芯片板120，以形成芯片附接封装件100。如图1所示，ti为芯片110和芯片附接板120之间的BLT。通过增加导电材料130的厚度而增加BLT从而降低芯片上的剪应力，这使得更厚的厚度更为理想。然而，保证无空隙要求的低粘性通常将厚度限制在3密耳(mil)以下。但是为了增加 BLT而在芯片附接期间增加使用的导电材料的量能够引起导电材料流动至引线框架或芯片的其他部分，因而潜在地引起潮湿路径、短路和焊线法中的一些问题，并且通常引起半导体器件的故障。为了避免这些问题，一些芯片附接工艺使用“拍打器”(“spanker”)，在芯片附接工艺期间平整导电材料。然而，使用拍打器包含额外的步骤，这使器件制作过程更长、生产率更低并且更昂贵。另外，如果为了试图实现高BLT而使用太多的导电材料，导电材料可被拍打器从芯片附接板转移至引线框架的其他部分，这潜在地引起短路和其他问题。
技术实现思路
本申请描述了制造半导体器件和芯片封装件中使用的芯片附接方法，以及由这些方法得到的半导体器件。本方法包括提供具有芯片附接板的引线框架；使用包含接合线 (bond wire)的边界部件(boundary feature)以在芯片附接板上限定周界；在周界内沉积导电材料(例如焊料)，然后通过使用该导电材料，将包含集成电路器件的芯片附接至芯片附接板。边界部件允许使用增加了厚度的导电材料，这导致厚度增加的接合线，并且增加所得到的半导体封装件的耐久性和性能。附图说明根据附图，以下说明将更易于理解，其中图1示出已知芯片封装件的透视图，其中芯片接合至引线框架的芯片附接板；图2示出图1所示的芯片封装件的另一视图；图3示出具有包含接合线的边界部件的例示性芯片封装件的顶视图；图4示出图3所示的芯片封装件的横截面图；以及图5示出一些芯片附接板实施方式的顶视图，该芯片附接板包含在其上表面上形成的边界部件；图6示出一些芯片附接板实施方式的顶视图，该芯片附接板具有边界部件之间形成的导电材料；图7a和图7b示出一些芯片实施方式的透视图，该芯片附接至芯片附接板，该附接板具有边界部件的接合线连接点的不同构造；以及图和图8b描述用于将边界部件的接合线附接到芯片附接板的接合件(bond) 的细节。附图示出半导体器件的具体方面以及制造和使用这种器件的相关方法。附图与以下说明书一起说明和解释半导体器件和相关的方法的原理。附图中，为了清晰而放大了各层和各区域的厚度。也应理解，当一层称为处于另一层或衬底“之上”时，其可直接处于另一层或衬底之上，或者也可出现中间层。不同的图中的相同参考数字代表相同的元件，因此将不再重复其描述。具体实施例方式为了提供透彻的理解，以下描述提供具体的细节。然而，本领域技术人员应理解， 不采用这些具体的细节，也可实施并使用该设备以及使用该设备的相关方法。实际上，能够通过修改所示出的器件和相关的方法而将该器件和相关的方法投入使用，并且该器件和相关的方法能够与本领域通常使用的任何其他设备和技术一起使用。例如，虽然以下说明书集中于用于半导体器件和封装件的芯片附接工艺，但是该器件和相关的方法同样能够应用于以下任何工艺或器件，其中芯片连接至芯片附接板，例如印刷电路板、MEMS器件等等。图3和图4中示出一种使用在此描述的方法形成的例示性芯片封装件。在图3中， 芯片封装件200包含通过导电材料230接合至芯片附接板220的芯片210。包含接合线的边界部件240在芯片附接板220上环绕芯片210和导电材料230形成周界。如图4所示， 导电材料230可位于芯片210和芯片附接板220之间，其具有由厚度t2表示的接合线厚度 (BLT)。芯片210可包括本领域已知的任何类型的半导体芯片。在一些实施方式中，芯片包含硅基衬底，硅基衬底包含本领域已知的任何集成电路器件。但是在其他的实施方式中， 芯片也可由GaAs、SiC、GaN或任何其他适当的半导体材料制成。衬底和集成电路器件可具有执行任何期望的功能所期望并需要的任何构造。例如，芯片210可包括一个或多个分立式晶体管、二极管或其他已知的集成电路器件。因而，芯片210可设计用于执行任意数量的功能，例如功率调节、存储、处理或任何其他集成电路(IC)功能。芯片210可具有这些功能所需的任意尺寸。在有些实施方式中，芯片的尺寸能够例如从大约100 μ mX大约100 μ m 至大约20000 μ mX大约20000 μ m范围内变化。芯片附接板220可为本领域已知的任何引线框架的一部分或可为单独的盘 (paddle)。同样，芯片附接板220可为引线框架的单芯片附接板，可为引线框架上或者半导体制造中使用的多个连接的引线框架上的多个芯片附接板中的一个。当使用引线框架时， 该引线框架形成为使得其在芯片附接板220的区域中相对平坦。引线框架用作I/O互联系统的一部分，并且也提供热导路径，用于消散由芯片210中的集成电路器件产生的大部分热。引线框架的材料可包含任何金属，例如铜或铜合金。在一些情况下，如果需要， 引线框架能够包含一层金属镀层(未示出)。该金属镀层可包括粘附下层(adhesion sublayer)、导电下层和/或抗氧化层。例如，引线框架可包括含有粘附下层和可湿 (wettable) /保护下层的弓|线框架镀层。芯片210和芯片附接板220能够通过导电材料(其形成一层)230而互相附接。 导电材料230可为能够将这两个元件彼此附接的任何导电材料。在一些实施方式中，导电材料230包括焊料，其被配置为在芯片附接工艺中使用。例如，导电材料230可为H3-Sru Au-Sn或其他焊料。其他可作为导电材料230使用的焊料可由Sn、Ag和/或H3-Sn-Ag制成。在一些实施方式中，导电材料230可为粘合剂(adhesive)，其配置为用在芯片附接工艺中。例如，粘合性导电材料230可为非导电或导电环氧树脂材料，例如银环氧树脂(silver epoxy)。如图4所示，芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：朱正宇，李翼，阳芳芳，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：